1. MCRC控制器嵌入式系统数据完整性的“隐形守护者”在嵌入式系统开发尤其是汽车电子、工业控制这类对可靠性要求严苛的领域数据完整性校验是确保系统稳定运行的基石。想象一下你的车载仪表盘在高速行驶时因为内存中某个关键参数被宇宙射线或电磁干扰意外翻转导致车速显示错误或安全气囊误判后果不堪设想。为了防患于未然工程师们需要一种机制能够持续、自动地检查内存中的数据是否“完好如初”而循环冗余校验CRC正是这项任务中最经典、最可靠的“哨兵”。CRC的原理并不复杂它本质上是一种基于多项式除法的校验算法为每一段数据生成一个固定长度的“数字指纹”即签名或校验值。发送方计算并附加这个指纹接收方或存储前的自检方重新计算并比对任何一位数据的改变都会导致指纹的巨大差异从而被精准捕捉。然而在资源受限的嵌入式环境中如果让CPU亲自搬运海量数据并执行复杂的CRC计算无异于让指挥官去站岗放哨会严重消耗宝贵的计算资源影响主任务的实时性。这时像TI AM261x芯片中的MCRCMemory CRC控制器这样的硬件模块其价值就凸显出来了。它是一个高度自动化的“专用校验引擎”能够与DMA直接内存访问控制器紧密配合在CPU几乎不干预的情况下完成从内存读取数据、计算CRC签名、与预存正确值比对的全流程。这就像为系统配备了一个不知疲倦的“后台巡检机器人”而CPU只需要在“机器人”发现异常校验失败或完成一个巡检周期时处理一下中断即可。本文将以TI AM261x的MCRC模块为蓝本深入剖析其两种核心工作模式AUTO模式和Semi-CPU模式。我们将不仅看它们“怎么做”更要深究“为什么这么做”拆解DMA通道的配置玄机、中断处理的精妙逻辑以及那些手册上可能不会明说但实际开发中一定会遇到的“坑”。无论你是正在为产品添加功能安全特性的资深工程师还是希望理解硬件加速校验原理的开发者这篇详解都将为你提供从理论到实践的完整路线图。2. 模式抉择AUTO与Semi-CPU的核心逻辑与设计考量MCRC控制器提供了三种工作模式AUTO、Semi-CPU和Full-CPU。Full-CPU模式完全由CPU负责数据搬运和校验适用于无DMA或极小数据量的场景这里不做重点。我们的焦点是能充分发挥硬件自动化优势的AUTO和Semi-CPU模式。选择哪种模式绝非随意而是基于系统资源、实时性要求和功能需求的综合权衡。2.1 AUTO模式全自动化的“黑盒”校验在AUTO模式下MCRC控制器与DMA的协作达到了最高程度的自动化目标是实现“零CPU干预”的后台校验。其核心设计思想是将数据流的搬运和预存正确CRC值的搬运都交由DMA控制器管理MCRC只负责计算和比对并在发现问题时“举手报告”。为什么需要两个DMA通道这是理解AUTO模式的关键。参考手册中的图示清晰地表明通常需要配置两个DMA通道通道A数据通道负责将待校验的原始数据从源内存搬运到MCRC的PSA_SIGREGL/H寄存器。触发源可以是硬件定时器周期性触发或软件一次性触发。通道BCRC值通道负责将预先生成并存储好的、正确的CRC签名值从另一个内存区域搬运到MCRC的CRC_REGL/H寄存器。这个通道的触发是由MCRC控制器自身在完成一个扇区Sector的数据压缩后主动发出的DMA请求来驱动的。这种分离设计精妙地解决了数据同步问题。待校验数据流和正确的CRC值流在内存中通常是分开存储的两张“表格”。DMA通道B的触发与数据压缩进度严格同步确保每当一个扇区的数据计算完成时用于比对的正确CRC值已经就位。如果让一个DMA通道既搬数据又搬CRC值会极大地增加DMA描述符设计的复杂性并可能引入同步时序风险。AUTO模式的校验流程可以概括为初始化CPU配置好MCRC的扇区大小PCOUNT、扇区数量SCOUNT以及两个DMA通道。启动CPU启动定时器或发出软件触发DMA通道A开始搬运数据块到MCRC。首轮CRC值加载一旦AUTO模式使能MCRC会立即产生一个DMA请求给通道B加载第一个扇区对应的正确CRC值。循环处理 a. DMA通道A持续搬运数据MCRC实时计算。 b. 当一个扇区数据计算完成MCRC自动将PSA_SIGREG中的最终签名转存到PSA_SECSIGREG。 c. MCRC自动将PSA_SECSIGREG与CRC_REG中的预存值进行64位比对。 d. 如果比对失败则产生CRC失败中断无论成败MCRC都会为下一个扇区产生一个新的DMA请求给通道B加载下一个正确CRC值。结束整个数据块所有扇区校验完毕DMA可能产生传输完成中断通知CPU。注意在AUTO模式下CPU绝对不能去读取PSA_SIGREG或PSA_SECSIGREG来获取中间签名值因为寄存器会在后台被硬件自动更新。CPU只需要处理中断如CRC失败、超时即可。这实现了真正的后台静默校验。2.2 Semi-CPU模式分工协作的“灰盒”校验Semi-CPU模式是自动化与灵活性的折衷。它的设计思路是将最耗时的数据搬运工作交给DMA但将签名比对或后续处理这个需要“决策”的动作交还给CPU。在这种模式下MCRC控制器“半自动”运行。与AUTO模式的核心区别DMA通道减半只需要一个DMA通道即上述的通道A用于将待校验数据搬运到PSA_SIGREG。因为CRC值的比对不由硬件完成所以不需要通道B来加载预存CRC值。无自动比对MCRC控制器不会自动进行签名验证因此CRC_REG寄存器在此模式下是无效的CPU不应读取。中断类型变化每个扇区数据压缩完成后MCRC产生的是压缩完成中断而非CRC失败中断。CPU需要在此中断服务程序ISR中手动读取PSA_SECSIGREG获取计算出的签名然后自行决定如何处理——可以与本地存储的正确值比较也可以将其存入日志文件甚至通过通信接口发送出去。为什么需要Semi-CPU模式这主要出于灵活性和系统架构的考虑签名后处理需求如果应用不仅需要知道“对不对”还需要记录下每个扇区的签名值例如用于构建完整性日志那么AUTO模式的自动比对并丢弃结果的行为就不适用。Semi-CPU模式让CPU有机会拿到每一个签名。动态校验值如果正确的CRC值并非预先静态存储而是需要根据上下文动态计算或获取那么硬件自动比对就无法实现必须由CPU介入。资源受限在某些系统中可能DMA通道资源非常紧张。Semi-CPU模式节省了一个专用的CRC值加载DMA通道。一个关键挑战Overrun溢出这是Semi-CPU模式特有的问题。由于签名比对需要CPU中断响应这就引入了延迟。如果CPU尚未处理完上一个扇区的压缩完成中断即未读取PSA_SECSIGREGMCRC已经完成了下一个扇区的计算并更新了PSA_SECSIGREG那么上一个扇区的签名就会永久丢失这种情况称为Overrun。MCRC可以配置产生溢出中断来报告此错误。这就要求在Semi-CPU模式下CPU中断服务例程必须足够高效或者扇区数据量/计算时间要足够长以确保CPU有充足的反应时间。2.3 模式选择决策矩阵为了更直观地对比我们可以通过下表来辅助决策特性维度AUTO模式Semi-CPU模式Full-CPU模式自动化程度全自动数据搬、计算、比对半自动数据搬、计算全手动CPU开销极低仅处理异常中断中等需处理每个扇区的完成中断极高负责所有数据搬运DMA通道需求2个数据CRC值1个仅数据0个核心中断CRC失败、超时、下溢压缩完成、超时、溢出无适用场景静态CRC表、纯后台完整性监控需记录签名、动态CRC值、DMA通道紧张极小数据量校验或无DMA系统数据一致性风险低硬件同步中需防范CPU响应延迟导致的溢出高完全依赖软件时序典型应用Flash/ROM固件后台巡检、通信数据流实时校验构建内存完整性签名日志、与复杂校验逻辑联动启动时的小块关键数据校验选择哪种模式取决于你的系统是追求极致的后台自动化AUTO还是在自动化与处理灵活性之间寻求平衡Semi-CPU。理解了这个根本区别我们才能正确地进行后续的DMA配置和中断处理。3. 核心细节解析寄存器、计数器与同步机制要玩转MCRC仅了解模式概念还不够必须深入其核心寄存器和工作机制。这些细节是保证配置正确、避免诡异问题的关键。3.1 关键寄存器功能详解MCRC模块的寄存器看似繁多但围绕AUTO和Semi-CPU模式我们需要重点关注以下几组1. PSA签名寄存器组 (MCRC_PSA_SIGREGL/H,MCRC_PSA_SECSIGREGL/H)PSA_SIGREG这是CRC计算的“引擎”。DMA将待校验数据源源不断地写入此寄存器硬件CRC计算单元实时对其进行压缩计算。此寄存器是只写的从CPU视角并且内容随时在变所以在操作过程中CPU不应读取此寄存器。PSA_SECSIGREG这是“快照寄存器”。当一个扇区的所有数据计算完毕后PSA_SIGREG中的最终签名值会被自动转存到这里。在Semi-CPU模式下CPU必须读取这个寄存器来获取签名而不是PSA_SIGREG。这是因为在CPU响应中断并执行读取操作的窗口期内PSA_SIGREG可能已经开始计算下一个扇区的数据从而发生数据一致性问题。PSA_SECSIGREG则提供了一个稳定的、可供CPU安全读取的副本。2. CRC值寄存器 (MCRC_CRC_REGL/H)此寄存器用于存储在AUTO模式下用于比对的预存正确CRC值。它由DMA通道B负责更新。一个至关重要的陷阱在Semi-CPU和Full-CPU模式下此寄存器不会被更新里面存放的是陈旧或无意义的数据。因此在这两种模式下CPU软件必须避免读取此寄存器进行比对否则将得到错误结果。比对工作应由CPU读取PSA_SECSIGREG后与存储在别处如另一块内存的正确值进行。3. 模式与控制寄存器 (MCRC_CRC_CTRL2)CHi_MODE位段是模式切换的开关。需要在初始化时正确设置为AUTO0x1或Semi-CPU0x2模式。特别注意在错误处理流程中需要先将模式切回Data Capture Mode (0x0)再重新设置为目标模式以实现通道的彻底复位。4. 原始数据寄存器 (MCRC_RAW_DATAREGL/H)这是一个调试辅助寄存器。它保存了最后一次写入PSA_SIGREG的原始未压缩数据。当CRC校验失败时检查这个寄存器有助于确认当时送入计算引擎的具体数据是什么对于排查是数据源问题还是计算问题非常有帮助。3.2 计数器数据流与时间的指挥官MCRC通过三个计数器精确控制校验过程它们的协同工作是理解其工作节奏的基础。1. 模式计数器 (MCRC_CRC_PCOUNT_REG)这是一个20位递减计数器定义了一个扇区Sector包含多少次“数据模式传输”。这里的“数据模式”指的是DMA单次传输的数据宽度如64位、32位。例如若设置PCOUNT 128且DMA配置为每次传输64位8字节则一个扇区的大小就是128 * 8字节 1024字节 1 KB。当该计数器递减到0时标志着一个扇区数据压缩完成。此时会触发关键事件在AUTO模式下触发签名比对和新的DMA请求为下一扇区加载CRC值在Semi-CPU模式下产生压缩完成中断。2. 扇区计数器 (MCRC_CRC_SCOUNT_REG)这是一个16位计数器通常作为上限值定义了一个数据块Block包含多少个扇区。例如要校验2MB内存每个扇区1KB则SCOUNT 2048。扇区计数器是自由递增的每完成一个扇区就加1。它的主要作用是与PCOUNT共同确定总数据量并在发生CRC失败时将其当前值锁存到CURSEC_REG告知CPU是哪个扇区出了错。3. 超时计数器 (MCRC_CRC_WDTOPLD/BCTOPLD)这是一个24位递减计数器由预分频时钟驱动是系统的“看门狗”。它解决了“DMA传输停滞”或“计算时间过长”的异常场景。** watchdog超时 (WDTOPLD)在模式使能后计数器首先装载WDTOPLD值并开始递减。如果在计数器减到0之前没有任何数据被DMA送入PSA_SIGREG则产生超时中断**。这通常意味着DMA配置错误或触发源失效。块完成超时 (BCTOPLD)一旦有第一个数据到来计数器会立即重新装载BCTOPLD值。这个值定义了“完成一个完整数据块所有扇区压缩所允许的最大时间”。如果在这个时间内没有完成整个块的压缩同样产生超时中断。这用于监控整体校验进度是否异常缓慢。计算公式假设CRC模块时钟FICLK为200 MHz预分频为64则超时计数器时钟周期为1/(200MHz/64) 0.32 us。若要设置5ms的超时则预加载值应为5ms / 0.32us ≈ 15625。计数器联动公式 手册中强调了一个关键公式用于确保DMA和MCRC之间的数据流同步CRC_PCOUNT × CRC_SCOUNT DMA_Element_Count × DMA_Frame_Count这个公式的意义在于DMA配置的总传输量元素数×帧数必须等于MCRC期望处理的总数据模式数量。如果不相等会导致DMA提前停止或MCRC永远等不到足够数据从而引发超时或校验逻辑错乱。这是配置时必须反复核对的要点。3.3 DMA协同硬件触发与软件触发DMA是MCRC的“四肢”负责数据的搬运。其触发方式决定了校验流程的启动节奏。硬件定时器触发 这是最常用的方式适用于需要周期性、定时进行内存巡检的场景。例如每10ms检查一次关键参数存储区。配置步骤如下配置一个通用定时器使其在指定周期产生DMA请求事件。将DMA通道AUTO模式的数据通道或Semi-CPU模式的唯一通道的触发源配置为该定时器事件。启动定时器DMA便会周期性地将数据从内存搬往MCRC。 这种方式将CRC校验变成了一个完全由硬件时序驱动的后台任务CPU完全解脱。软件触发 适用于按需启动、单次执行的校验场景。例如在系统启动后、执行关键操作前对一段代码或配置区进行一次完整性校验。CPU通过写DMA的软件触发寄存器手动产生一个DMA请求。在AUTO模式下一次软件触发通常足以启动整个数据块的传输需要配置DMA的帧/块传输模式。校验完成后DMA传输完成中断或CRC相关中断会通知CPU。 软件触发的控制权在CPU更为灵活但需要CPU参与启动。实操心得在AUTO模式下使用硬件触发时务必注意定时器周期与数据块处理时间的关系。如果定时器周期小于MCRC处理一个完整数据块的时间会导致DMA请求堆积或数据覆盖。安全的做法是让定时器周期略大于“数据块处理时间 DMA搬运时间”或者使用DMA的Ping-Pong缓冲区等高级特性。4. 中断处理全解析从信号到应对中断是MCRC与CPU通信的唯一方式。理解每种中断的触发条件、优先级和处理方法是构建鲁棒性校验程序的关键。MCRC在AUTO和Semi-CPU模式下可能产生五种中断。4.1 中断类型与触发条件下表概括了不同模式下各中断的使能情况中断类型AUTO模式Semi-CPU模式触发条件与说明压缩完成中断否是一个扇区数据压缩完成。仅Semi-CPU模式有效通知CPU读取PSA_SECSIGREG。CRC失败中断是否在AUTO模式下PSA_SECSIGREG与CRC_REG值不匹配。核心错误指示。溢出中断 (Overrun)是是AUTO模式前一次CRC失败尚未处理(CURSEC_REG未读且状态未清)新的CRC失败又发生。Semi-CPU模式CPU未及时读取PSA_SECSIGREG其值已被下一个扇区签名覆盖。下溢中断 (Underrun)是否仅AUTO模式。当扇区压缩完成时对应的CRC_REG尚未被DMA更新包含最新CRC值。这会导致跳过该扇区的校验。常因DMA通道B响应太慢或配置错误引起。超时中断 (Timeout)是是watchdog超时无数据到来或块完成超时处理整体超时。4.2 中断处理流程与实战技巧MCRC所有通道的中断会汇总成一个中断信号上报给CPU。为了区分是哪个通道的哪种中断CPU需要读取中断偏移寄存器 (MCRC_CRC_INT_OFFSET_REG)。该寄存器的值对应一个中断向量偏移地址根据表格可查询具体的中断源如Ch1 CRC Fail偏移为0x1。通用中断服务程序ISR骨架读取中断偏移寄存器判断具体是哪个通道、哪种类型的中断。根据中断类型执行相应操作CRC失败中断 (AUTO模式)读取MCRC_CRC_CURSEC_REG获取出错扇区号。记录错误日志可能需要进行错误恢复如从备份恢复数据。关键必须清除对应的CHi_CRC_FAIL状态位。压缩完成中断 (Semi-CPU模式)立即读取MCRC_PSA_SECSIGREGL/H获取签名。进行后续处理比对、存储等。此操作必须高效以防溢出。溢出中断这表明CPU处理速度跟不上MCRC生产速度或错误频率过高。需要检查ISR性能或考虑增大扇区尺寸以降低中断频率。同样需要清除相应状态位。下溢中断 (AUTO模式)检查DMA通道BCRC值加载通道的配置和优先级确保其能及时响应MCRC的DMA请求。超时中断检查DMA触发源是否正常工作、数据源地址是否有效、MCRC时钟配置是否正确。错误恢复与通道重启对于需要重启CRC通道的错误如CRC失败、下溢手册给出了标准步骤 a. 向MCRC_CRC_CTRL0寄存器的软件复位位写1复位对应通道的PSA签名寄存器。 b. 将MCRC_CRC_CTRL2中的CHi_MODE位先设为0数据捕获模式。 c. 再将CHi_MODE位重新设为期望的模式AUTO或Semi-CPU。 d. 释放软件复位。务必使用字节写操作来单独控制每个通道避免影响其他正在工作的通道。避坑指南中断处理中的常见问题中断丢失未及时清除中断状态标志导致后续中断无法产生。务必在ISR结束前清除本次处理的中断标志。CURSEC_REG冻结在AUTO模式下发生CRC失败后CURSEC_REG会锁存出错扇区号直到CPU读取该寄存器并且清除了CRC_FAIL状态位它才会解冻并准备记录下一次失败。如果CPU只读了寄存器但没清状态下一次CRC失败将无法更新CURSEC_REG而是产生溢出中断。Semi-CPU模式下的溢出这是最易犯的错误。假设扇区大小为1KBCRC计算耗时10usCPU中断响应处理耗时15us。那么下一个扇区的签名将在10us后覆盖PSA_SECSIGREG而CPU在15us后才来读取必然发生溢出。解决方案要么优化ISR使其小于10us要么增大扇区大小例如设为4KB让计算时间延长到40us为CPU争取更多时间。优先级配置负责搬运CRC值的DMA通道BAUTO模式的中断优先级应设为低于MCRC的CRC失败中断优先级。否则如果DMA传输本身出错中断抢占了CRC失败中断可能导致CRC错误上下文丢失。4.3 错误注入与测试策略在功能安全如ISO 26262相关的开发中需要验证错误检测机制是否有效。MCRC模块为此提供了便利注入CRC错误在AUTO模式下可以故意修改DMA通道B搬运的“预存正确CRC值”内存区域写入一个错误的值。这样当MCRC计算出的签名与这个错误值比对时必然会触发CRC失败中断从而验证错误检测通路是否畅通。注入超时错误可以将看门狗超时(WDTOPLD)设置为一个极小的值如1然后不启动DMA传输。MCRC会在极短时间内触发超时中断验证超时监控机制。注入下溢错误在AUTO模式下可以故意降低DMA通道B的优先级或设置错误的触发条件使其无法及时响应MCRC的DMA请求从而触发下溢中断。 通过系统化的错误注入测试可以充分验证MCRC校验功能的安全机制是否可靠。5. 实战配置从理论到代码的跨越理解了所有原理和细节后我们通过两个典型的配置示例将知识转化为具体的寄存器配置和代码思路。这里以AUTO模式硬件定时触发和Semi-CPU模式为例。5.1 示例一AUTO模式硬件定时触发2MB内存后台巡检场景需要每10ms对一块2MB的静态内存如存储校准参数的Flash区域进行后台CRC校验扇区大小为1KB。已知预存的正确CRC值表已存放在另一块内存中。1. DMA控制器配置通道A数据搬运源地址待校验内存区起始地址如0x8000_0000。目的地址MCRC_PSA_SIGREGL1通道1为例。传输宽度64位8字节。元素计数Element Count128对应1KB / 8字节。帧计数Frame Count2048对应2MB / 1KB。源地址模式后递增Post-increment。目的地址模式固定Constant。触发源硬件定时器0的DMA请求事件。传输模式整个块传输Frame/Block transfer。通道BCRC值搬运源地址预存CRC值表起始地址。目的地址MCRC_CRC_REGL1。传输宽度64位。元素计数1每次搬一个CRC值。帧计数2048总扇区数。源地址模式后递增。目的地址模式固定。触发源MCRC通道1的DMA请求MCRC_CH1_DMA_REQ。传输模式单次触发传输一帧一个CRC值。2. 定时器配置配置一个通用定时器如Timer0为周期性模式。周期设置为10ms。使能其DMA请求输出功能并关联到DMA通道A的触发输入。3. MCRC控制器配置// 假设寄存器基地址为 MCRC_BASE // 配置通道1 HWREG(MCRC_BASE MCRC_CRC_PCOUNT_REG1) 128 - 1; // 扇区大小128次64位传输 HWREG(MCRC_BASE MCRC_CRC_SCOUNT_REG1) 2048 - 1; // 扇区数量 // 配置超时假设FICLK200MHz期望块完成超时为5ms // 超时计数器时钟 FICLK / 64 3.125 MHz, 周期 0.32 us // BCTOPLD 5ms / 0.32us 15625 HWREG(MCRC_BASE MCRC_CRC_BCTOPLD1) 15625 - 1; // 看门狗超时可设置稍长例如20ms HWREG(MCRC_BASE MCRC_CRC_WDTOPLD1) (20000 / 0.32) - 1; // 使能中断CRC失败、溢出、下溢、超时 HWREG(MCRC_BASE MCRC_CRC_INTS) | (CH1_CRC_FAIL_INT_EN | CH1_OVERRUN_INT_EN | CH1_UNDERRUN_INT_EN | CH1_TIMEOUT_INT_EN); // 最后使能AUTO模式 HWREG(MCRC_BASE MCRC_CRC_CTRL2) | (0x1 CH1_MODE_POS); // 设置CH1_MODE为AUTO模式4. 操作流程按上述步骤初始化DMA、定时器、MCRC。启动定时器。定时器每10ms触发一次DMA通道A开始搬运一个2MB的数据块。MCRC在AUTO模式使能后立即产生一个DMA请求给通道B加载第一个扇区的CRC值。数据流入MCRC开始计算。每完成1KB一个扇区MCRC自动比对签名。若匹配静默继续。若不匹配产生CRC失败中断记录错误扇区号CURSEC_REG。每个扇区完成后MCRC都会为下一扇区产生新的DMA请求给通道B加载新的CRC值。整个2MB校验完成后等待下一个10ms周期定时触发循环往复。5.2 示例二Semi-CPU模式构建签名日志场景需要对一段1MB的运行时数据区生成CRC签名日志用于后续分析或上传。使用硬件定时器每100ms触发一次CPU在中断中读取签名并存入日志数组。1. DMA控制器配置通道A仅数据搬运源地址运行时数据区起始地址。目的地址MCRC_PSA_SIGREGL1。传输宽度32位根据数据特性选择。元素计数256假设扇区1KB1KB/4字节256。帧计数10241MB / 1KB。地址模式源后递增目的固定。触发源硬件定时器1的DMA请求。注意禁用自动初始化Autoinit因为我们希望每次定时触发只搬运一个完整的数据块。2. 定时器与MCRC配置定时器配置为100ms周期触发DMA。MCRC配置PCOUNT_REG1 256 - 1SCOUNT_REG1 1024 - 1使能压缩完成中断和溢出中断。设置CH1_MODE为Semi-CPU模式。3. CPU中断服务程序ISR关键代码// 假设签名日志数组 uint64_t signatureLog[1024]; volatile uint32_t logIndex 0; void MCRC_Channel1_ISR(void) { uint32_t intOffset HWREG(MCRC_BASE MCRC_CRC_INT_OFFSET_REG); uint32_t intStatus HWREG(MCRC_BASE MCRC_CRC_INT_STATUS); // 假设有该状态寄存器 switch(intOffset) { case OFFSET_CH1_COMPRESSION_COMPLETE: // 0x9 // 1. 立即读取签名 uint32_t sigLow HWREG(MCRC_BASE MCRC_PSA_SECSIGREGL1); uint32_t sigHigh HWREG(MCRC_BASE MCRC_PSA_SECSIGH1); uint64_t signature ((uint64_t)sigHigh 32) | sigLow; // 2. 存储到日志 if(logIndex 1024) { signatureLog[logIndex] signature; } // 3. 可选与预期值比较 // uint64_t expectedSig getExpectedSignature(logIndex-1); // if(signature ! expectedSig) { /* 错误处理 */ } // 4. 清除中断标志 HWREG(MCRC_BASE MCRC_CRC_INT_STATUS) BIT_COMPRESSION_COMPLETE_CH1; break; case OFFSET_CH1_OVERRUN: // 0x11 // 处理溢出错误记录错误可能需要增大扇区或优化ISR handleOverrunError(); HWREG(MCRC_BASE MCRC_CRC_INT_STATUS) BIT_OVERRUN_CH1; break; // ... 处理其他中断 } }4. 防溢出设计在此例中扇区1KB假设CRC计算耗时约20us则签名更新频率为20us一次。CPU必须在20us内响应中断并读取签名。如果ISR处理时间包括存储日志超过20us就会溢出。优化方法在ISR中只做最少的必要工作读取签名、存入内存中的环形缓冲区。复杂的比较或上传操作放到主循环或低优先级任务中。如果无法优化则考虑增大扇区大小例如设为4KB将计算时间延长至80us为ISR争取更多时间。监控溢出中断的发生频率它是评估系统设计是否合理的直接指标。通过以上两个详实的示例我们可以看到将MCRC的理论知识转化为实际应用需要综合考虑DMA配置、时序计算、中断处理效率以及错误恢复策略。每个参数的选择背后都有其设计意图和约束条件唯有深入理解才能构建出稳定可靠的嵌入式数据完整性校验方案。
