1. 项目概述为什么我们需要高速差分信号中继器在无线基站、高速数据采集卡或者高端打印机的背板设计里工程师们常常会遇到一个头疼的问题信号传着传着就“不行了”。这里的“不行”不是指信号完全消失而是波形变得模糊、抖动变大眼图几乎要闭上导致接收端无法正确识别数据。尤其是在传输距离超过几十厘米或者经过多个连接器、线缆后信号衰减和失真会变得非常严重。这时候一个不起眼的小芯片——差分信号中继器就成了救场的关键角色。我最近在为一个5G小基站项目设计高速时钟和数据分发网络时就深度使用了德州仪器TI的SN65LVDx10x系列芯片。这个系列包括SN65LVDS100/101和SN65LVDT100/101本质上是一个高速、全差分的信号“翻译官”兼“加油站”。它能把已经衰减的LVDS、PECL或CML差分信号接收下来经过内部整形和放大再以干净、强壮的LVDS或PECL信号重新发送出去从而有效延长信号的传输距离并保证系统的时序裕量。它的核心价值在于三点极高的速度、极低的抖动和出色的信号兼容性。官方标称支持高达2 Gbps的速率实测在1.5 Gbps下依然能保持非常干净的眼图。总抖动Total Jitter典型值低于65 ps这对于需要严格时钟同步的系统至关重要。更重要的是它的接收端胃口很“杂”0V到4V的宽共模输入范围让它能轻松对接不同厂商、不同标准的驱动器大大简化了系统互联的设计难度。无论是处理FPGA输出的LVDS还是时钟发生器产生的LVPECL它都能胜任。2. 芯片家族选型与核心特性解析面对SN65LVDx10x这个系列新手可能会被型号搞晕。其实它的命名规则非常清晰理解了就能快速选型。这个家族主要从两个维度进行区分输出电平类型和是否集成终端电阻。2.1 型号解码LVDS100 vs LVDT101首先看后缀的“100”和“101”。这是最关键的区别SN65LVDS100 / SN65LVDT100输出为标准的LVDS电平。这意味着它的输出差分电压VOD典型值为340mV共模电压VOC约为1.2V完全符合TIA/EIA-644-A标准。如果你的下游设备是LVDS接收器比如另一片FPGA的LVDS输入就选它。SN65LVDS101 / SN65LVDT101输出为3.3V LVPECL兼容电平。它的输出摆幅更大单端输出高电平VOH典型值在VCC-1.02V左右更适合驱动需要PECL电平输入的器件如某些高速ADC或时钟分配芯片。再看中间的“S”和“T”SN65LVDS1xx不集成终端电阻。你需要自己在PCB上靠近接收引脚的地方放置一个精度为1%的100Ω差分终端电阻。这给了你更大的灵活性比如可以在多负载Multi-drop总线中只在最末端的一个节点放置终端电阻。SN65LVDT1xx内部集成了一个110Ω的差分终端电阻。这省去了一个外部元件节省了PCB面积更重要的是它将终端电阻直接集成在硅片内部实现了最短的“桩线”Stub长度能最大程度减少因传输线阻抗不连续造成的反射对信号完整性非常有利。但要注意它只适用于点对点Point-to-Point拓扑或作为多负载总线的最后一个节点。2.2 关键电气特性与设计意义光看型号不够还得啃透数据手册里的几个核心参数它们直接决定了你的系统能不能跑稳。宽共模输入范围0V to 4V这不是一个简单的“兼容性好”的标签。它意味着接收器内部的差分放大器能够在很大的直流偏置电压范围内正常工作。例如一个标准的LVDS信号共模1.2V差分350mV能接收一个在3.3V电源下产生的LVPECL信号共模约VCC-1.3V 2.0V差分约800mV也能接收。这在实际项目中非常实用因为你可能无法控制上游信号源的共模电压精确值。接收器灵敏度与迟滞±100 mV, 25 mV Hysteresis接收器的判决门限是±100mV。当A-B 100mV输出高当A-B -100mV输出低。中间的±100mV是“死区”输出不确定。那25mV的迟滞有什么用想象一下当输入信号丢失比如线缆断开或者驱动器进入高阻态接收器输入端可能浮空会拾取到微弱的噪声。如果没有迟滞这个噪声可能反复跨越0mV门限导致输出疯狂振荡。25mV的迟滞形成了一个小小的“防抖区间”能让输出锁定在最后一个稳定状态避免这种不可预测的振荡。超低抖动性能Total Jitter 65 ps抖动是高速数字信号的大敌特别是对于同步系统。SN65LVDx10x在2 Gbps、PRBS 2^23-1码型下的峰值抖动典型值只有28 ps最大65 ps。这个值是怎么来的它主要包括随机抖动RJ和确定性抖动DJ。芯片内部差分路径的对称性设计、快速的翻转时间典型220 ps以及干净的电源共同贡献了如此低的附加抖动。在设计中这意味着你可以在链路中插入它而几乎不用担忧它会显著恶化系统的时序预算。VBB引脚仅限非T型号SN65LVDS100/101有一个VBB引脚它是一个输出引脚电压约为VCC - 1.35V。它的主要用途是将单端信号转换为差分信号。例如当你有一个单端的3.3V LVPECL时钟信号需要输入时可以将这个信号接到A引脚同相输入然后将VBB接到B引脚反相输入。这样芯片内部就以VBB为参考将单端信号处理成差分信号。切记如果不用此功能VBB引脚必须悬空NC它的驱动能力很弱源电流400μA灌电流12μA不能用来驱动任何负载。3. 实战应用电路设计与PCB布局要点理论懂了怎么把它焊到板子上并让它跑起来才是关键。这里我结合踩过的坑分享一套经过验证的设计和布局方法。3.1 典型应用电路连接我们以一个最常见的场景为例将一块FPGA的LVDS输出通过一段30cm的电缆连接到另一块板的ADC时钟输入。ADC要求LVPECL电平。方案选择我们选择SN65LVDS101。因为FPGA输出是LVDS而ADC需要LVPECL。SN65LVDS101的输入兼容LVDS输出正是LVPECL完美扮演了“电平转换中继器”的角色。电路连接图概念FPGA (LVDS Output) -----(差分对A)----- SN65LVDS101 (A, B) -----(差分对B)----- ADC (LVPECL Input) | | 100Ω (靠近FPGA端) 50Ω to VCC-2V (靠近ADC端每根线对地)发送端FPGA在FPGA的LVDS输出引脚附近放置一个100Ω的差分终端电阻精度1%跨接在正负信号线之间。这是为了匹配传输线的特征阻抗消除源端反射。中继器SN65LVDS101将经过电缆衰减后的信号接入芯片的A同相、B反相引脚。芯片的VCC接3.3V去耦电容至关重要下文详述。输出Y、Z即为LVPECL信号。接收端ADCLVPECL输入需要直流耦合终端。标准接法是每根信号线通过一个50Ω电阻连接到VCC-2V的偏置电压上。如果ADC内部已集成此终端则外部可省略。注意如果接收端是LVDS即使用SN65LVDS100则终端是一个简单的100Ω电阻跨接在差分线上。如果使用集成终端电阻的SN65LVDTxxx则对应位置的外部电阻可以省去。3.2 电源与去耦设计稳定的基石高速芯片对电源噪声极其敏感。设计不当低抖动优势瞬间丧失。电源电压严格保证在3.0V至3.6V之间典型值3.3V。建议使用高性能LDO如TPS7A系列为其单独供电避免与数字逻辑等噪声源共享电源轨。去耦电容布局这是成败的关键。必须遵循“最近原则”。在芯片的VCC引脚Pin 8和GND引脚Pin 5之间紧贴芯片放置一个0.1μF的陶瓷电容0402封装。这个电容用于滤除高频噪声其回流路径必须极短。在距离稍远1-2cm内的地方再并联一个1μF或2.2μF的陶瓷电容用于应对低频电流需求。接地过孔GND引脚附近必须有一个直接连接到PCB内地平面的过孔确保低阻抗接地。3.3 PCB布局黄金法则高速差分信号的PCB布局差之毫厘谬以千里。差分对走线等长差分对内的P和N线长度差必须控制在5mil0.127mm以内。长度不匹配会导致共模噪声并增加抖动。可以利用EDA工具的“差分对等长”功能进行蛇形绕线补偿。等距从芯片引脚出来后两条线应始终保持紧密、平行的耦合间距保持恒定。推荐使用“边缘耦合微带线”结构并通过阻抗计算工具如SI9000将差分阻抗控制在100Ω±10%。避免过孔尽可能避免在差分路径上使用过孔。如果必须使用应成对使用并确保过孔参数孔径、焊盘、反焊盘对称以减小阻抗突变和寄生电感差异。芯片周边布局去耦电容必须放在芯片的背面如果芯片在顶层电容在底层通过短而粗的过孔直接连接VCC和GND引脚。绝对不要用长引线连接。终端电阻如果使用外部电阻应放置在接收端芯片的输入引脚附近而不是在传输线中间。对于SN65LVDTxxx集成终端其A、B引脚直接连接传输线即可无需外部电阻布局更简洁。层叠与参考平面差分线最好走在内层如L2上下都有完整的地平面GND作为参考。这能提供最稳定的阻抗控制和最佳的电磁屏蔽。确保差分线下方的参考平面是完整的避免被电源分割线或其它走线割裂。如果参考平面不连续阻抗会失控信号质量急剧下降。4. 性能测试与眼图分析如何判断好坏芯片焊好了电路也连上了怎么知道它工作得完不完美示波器差分探头眼图分析是最直观的手段。4.1 测试环境搭建你需要信号源能产生高速差分信号如LVDS或LVPECL的图案发生器。最好能产生PRBS伪随机二进制序列如PRBS7或PRBS23因为它包含了丰富的频率成分最能考验系统。被测设备DUT焊接好SN65LVDx10x的评估板或你自己的PCB。示波器带宽至少是信号最高频率成分的3-5倍。对于2Gbps的信号基础频率1GHz建议使用至少8GHz带宽的示波器。差分探头高带宽、低负载的差分有源探头。无源探头带宽和负载效应通常不满足要求。连接方式信号源 - 一段已知良好的电缆 - 芯片输入芯片输出 - 差分探头 - 示波器。示波器端接匹配阻抗通常50Ω。4.2 关键参数测量与解读差分输出电压VOD对于LVDS输出的100系列在输出端跨接100Ω电阻测量Y和Z之间的电压差。典型值应在247mV到454mV之间中心值约340mV。过大或过小都可能导致接收端误判。输出共模电压VOC测量Y和Z分别对地的电压然后取平均值。对于LVDS100应在1.125V至1.375V之间。稳定的共模电压是接收端正常工作的基础。眼图Eye Diagram这是最重要的评估工具。将示波器设置为眼图模式输入PRBS码型。眼高Eye Height眼图在垂直方向张开的幅度。应清晰、开阔无明显的塌陷。这反映了信号的幅度噪声和确定性抖动。眼宽Eye Width眼图在水平方向张开的宽度。越宽表示时序裕量越大。这直接反映了总抖动的大小。轮廓清晰度好的眼图轨迹应该密集边缘清晰。如果眼图模糊、充满毛刺说明抖动大或噪声严重。数据手册中给出的眼图在2 Gbps PRBS 2^23-1 VCC3.3V VID200mV VIC1.2V条件下非常干净眼宽开阔这为我们的设计提供了参考基准。如果你的实测眼图接近手册水平说明设计和布局是成功的。4.3 抖动分解测量对于更深入的分析需要测量抖动成分周期抖动Period Jitter每个时钟周期与理想周期的偏差。反映了时钟的短期稳定性。相邻周期抖动Cycle-to-Cycle Jitter相邻两个周期之间的变化。对某些时钟恢复电路影响较大。确定性抖动Deterministic Jitter, DJ由码型依赖性、电源噪声等系统性因素引起有界。随机抖动Random Jitter, RJ由热噪声等随机因素引起高斯分布理论上无界。SN65LVDx10x的数据手册给出了这些抖动的典型值如周期抖动 3.7 ps RMS。在高端示波器上使用抖动分析软件如Tektronix的DPOJET可以进行分离测量。如果实测抖动远大于手册值首先要怀疑电源完整性和布局问题。5. 常见问题排查与实战避坑指南即使按照手册设计调试中也可能遇到各种问题。下面是我总结的几个典型故障场景和解决方法。5.1 问题一输出无信号或信号幅度极低可能原因电源未接通或电压不对。输入信号共模电压超出范围虽然范围很宽但仍需检查。差分输入信号极性接反A和B调换。对于SN65LVDS100/101未使用的VBB引脚被错误接地或接电源。终端电阻配置错误例如该用100Ω差分终端却用了50Ω单端对地。排查步骤先查电源用万用表测量芯片VCC引脚对GND电压确保为3.3V±0.3V。测量输入用差分探头测量输入引脚A和B之间的波形。确保差分电压|VID| 100mV且单端电压均在0-4V之间。检查连接核对A/B引脚连接。如果接反输出逻辑会反相但通常仍有信号。检查VBB对于非T型号确认VBB引脚悬空。检查终端断电用万用表测量输入端差分阻抗。如果使用外部终端应为100Ω左右。如果使用LVDT集成终端型号测量A-B之间电阻应为110Ω左右。5.2 问题二眼图模糊抖动巨大可能原因电源去耦不足这是最常见的原因。高频噪声通过电源耦合进了信号路径。PCB布局不佳差分线不等长、不耦合、参考平面不完整。终端电阻位置错误终端电阻没有放在接收端芯片输入端导致反射。输入信号本身质量就差。排查步骤用示波器查看电源纹波将示波器探头最好用接地弹簧直接点在芯片的VCC引脚上观察在信号翻转时是否有明显的电压刺可能达几十mV。如果有强化去耦在现有的0.1μF电容上再并联一个0.01μF的电容专门对付更高频噪声。检查布局回顾PCB设计用软件检查差分对长度匹配。如果可能用TDR时域反射计功能测量走线阻抗是否连续。单独测试输入信号绕过中继器直接用探头测量信号源发出的信号质量。如果源信号就很差需要先优化源端。尝试使用集成终端型号LVDT如果怀疑外部终端电阻的布局或质量有问题可以换用SN65LVDTxxx芯片它能提供最理想的终端连接。5.3 问题三芯片发热严重可能原因输出负载过重。LVDS输出设计用于驱动100Ω差分负载。如果负载阻抗过低例如短路或误接50Ω对地会导致输出级电流过大。电源电压过高。环境温度过高且无散热措施。排查步骤测量输出负载断电测量输出引脚Y和Z之间的直流电阻。对于LVDS输出后端应该是一个高阻接收器并联一个100Ω电阻总阻抗应接近100Ω。如果远小于此值检查后端电路是否短路或配置错误。计算功耗对于LVDS100空载时电源电流典型值25mA3.3V供电下功耗约82.5mW通常不会明显发热。如果测量电流远大于此值肯定存在异常。确保芯片在推荐的温度范围-40°C 到 85°C内工作必要时增加散热铜皮。5.4 关于“失效安全”Failsafe功能的特别提醒SN65LVDx10x系列没有内置失效安全功能。这意味着当输入开路电缆拔出或短路时输出状态是不确定的可能会振荡也可能保持最后一个状态得益于25mV迟滞。如果您的应用必须要求在输入丢失时输出一个确定的逻辑电平例如安全系统要求输出默认低电平则需要外部失效安全电路。如数据手册所示可以在接收端并联一个电阻网络例如1.6kΩ上拉到VCC1.6kΩ下拉到GND在输入端产生一个微小的偏置电压将输出“拉”到预定状态。但是务必注意此外部偏置会占用一部分信号摆幅降低噪声容限并且会显著增加抖动尤其是在长电缆或高频情况下。数据手册中的图表显示增加外部失效安全后在长电缆下可能增加250ps的抖动。因此必须仔细权衡系统对失效安全的需求和对抖动性能的要求。在大多数高速链路中优先保证信号完整性可能通过系统层面的协议或监控来实现故障检测而非依赖硬件的失效安全偏置。最后一个小技巧在打样阶段可以在芯片的电源引脚处预留一个π型滤波电路例如 ferrite bead 电容的位置。如果后期测试发现特定频段的电源噪声较大可以很方便地加上去而不必改板。高速电路设计永远是“细节决定成败”而充分的预留和测试是应对不确定性最好的方法。
