CMOS传输门版图设计：从原理到实战的避坑指南

1. 传输门到底是什么从一个反相器说起如果你刚开始接触CMOS集成电路设计大概率第一个画的版图是反相器第二个是与非门或者或非门第三个……很多人就卡在传输门上了。不是因为传输门有多复杂而是因为它的版图里藏着很多“看起来能跑、实际上有坑”的细节。传输门英文叫Transmission Gate简称TG。它的本质就是一个受控的双向开关控制信号有效时输入端和输出端之间导通信号可以双向流动控制信号无效时两端断开信号被阻断。听起来像继电器但它是用MOS管做的速度能到GHz级别功耗还极低。一个完整的CMOS传输门需要一对互补的MOS管并联一个NMOS和一个PMOS。NMOS的栅极接控制信号CKPMOS的栅极接反相后的控制信号CKN。两个管的源极和漏极分别对接在一起形成输入和输出两个端口。这样做的原因很直接——NMOS擅长传低电平PMOS擅长传高电平两者并联之后整个0到VDD的输入范围都能被完整传递不会出现阈值损失。注意如果你只用单个NMOS做开关当它传递高电平时输出最高只能到VDD减去一个阈值电压Vth这在很多电路里是不可接受的。PMOS单独用也有类似问题传递低电平时最低只能到|Vth|。所以互补并联不是可选项是必须的。传输门在芯片里的应用非常广泛。最典型的是D触发器的主从锁存结构里面用传输门来做数据采样和保持。还有多路选择器MUX、模拟开关、采样保持电路、锁相环里的鉴频鉴相器甚至一些低功耗设计里的时钟门控都会用到传输门。可以说只要涉及信号的通断控制传输门就是最基本的积木块。这篇文章主要面向正在学习模拟集成电路版图设计的同学或者已经画过反相器、逻辑门想进一步掌握传输门版图要点的工程师。我会从原理、版图结构、匹配、寄生、隔离、常见问题几个维度展开把传输门版图设计里那些“书上不写但面试会问、项目会踩”的东西讲清楚。2. 传输门的电路原理与版图映射关系2.1 NMOS和PMOS在传输门里的分工先把原理理清楚版图才知道怎么画。NMOS的导通条件是Vgs大于Vth。当它作为开关传递信号时如果输入是高电平VDD源极跟随到VDD减Vth之后Vgs就等于Vth管子就截止了。所以NMOS能完美传递低电平0V但传高电平会损失一个Vth。PMOS正好反过来。PMOS的导通条件是Vsg大于|Vth|。当它传递低电平时输出降到|Vth|之后Vsg等于|Vth|管子截止。所以PMOS能完美传递高电平VDD但传低电平会抬升一个|Vth|。把NMOS和PMOS并联输入从0到VDD变化时至少有一个管子处于充分导通状态。低电平段NMOS导通高电平段PMOS导通中间交叉区域两个管子都导通。这就是传输门能实现轨到轨信号传递的根本原因。在版图上这意味着NMOS和PMOS的源漏区域必须一一对应连接。NMOS的源极和PMOS的源极接在一起作为输入端NMOS的漏极和PMOS的漏极接在一起作为输出端。栅极则分别接CK和CKN。这个连接关系决定了版图的拓扑结构。2.2 传输门的真值表与开关状态CKCKNNMOS状态PMOS状态传输门状态01截止截止断开10导通导通导通CK和CKN是一对互补信号通常由一个反相器从CK生成CKN。在实际电路里这个反相器的版图也要和传输门放在一起考虑因为CKN的延迟会影响传输门的开关时序。如果CKN比CK慢太多PMOS会晚导通早关断导致传输门在切换瞬间出现两个管子都不完全导通的“死区”信号完整性就会出问题。2.3 从电路图到版图的映射逻辑画传输门版图的时候我习惯先在纸上把电路图画成“版图友好”的形式。具体做法是把NMOS和PMOS并排摆放让它们的源漏扩散区尽量对齐。NMOS通常放在P型衬底上PMOS放在N阱里。如果工艺是双阱或者三阱PMOS的N阱可以独立控制电位这对隔离噪声有好处。传输门的版图核心是一个共用源漏节点的结构。NMOS和PMOS的源极通过金属连线短接漏极也短接。栅极走线要尽量短因为CK和CKN是高频信号走线长了会引入寄生电阻和电容影响开关速度。实操心得我一般会把NMOS和PMOS的沟道宽度设成相同或者接近的值。虽然电子迁移率比空穴迁移率高理论上PMOS要宽2到3倍才能匹配NMOS的驱动能力但在传输门里两个管子是并联工作的各自负责不同电平范围所以不需要严格按反相器的比例来。具体宽度要看应用场景如果是高速信号传输PMOS可以适当加宽如果是低功耗慢速开关两个管子都可以取最小尺寸。3. 传输门版图设计的核心要点3.1 版图布局的基本结构传输门的版图布局通常有两种常见形式水平并排和垂直堆叠。水平并排是把NMOS和PMOS左右放置源漏方向一致。这种布局的好处是源漏连线短金属走线简单。缺点是占用面积较大因为两个管子完全分开。垂直堆叠是把NMOS和PMOS上下放置源漏方向相反。这种布局面积更紧凑但源漏连线需要绕一下金属层可能要多用一层。我个人的习惯是如果版图面积不紧张优先用水平并排因为连线短、寄生小、调试方便。如果是高密度数字电路里的传输门面积敏感那就用垂直堆叠但要注意源漏连线的对称性。不管哪种布局核心原则是源极和漏极的扩散区要尽量共用。比如NMOS的源极扩散区和PMOS的源极扩散区可以通过一个金属孔直接连起来不需要额外的绕线。这样能减少寄生电阻和电容提高开关速度。3.2 栅极走线的注意事项传输门的栅极走线是版图里最容易出问题的地方。CK和CKN是互补信号走线要尽量等长、平行、靠近。等长是为了保证两个信号的延迟匹配平行靠近是为了让它们受到的耦合噪声一致这样共模噪声可以在差分结构里被抵消。如果CK和CKN走线长度差太多PMOS和NMOS的开关时间就会错开。在高速电路里这个时间差可能导致传输门在切换瞬间出现直通电流增加功耗甚至引起信号毛刺。注意CK和CKN的走线不要跨过敏感节点比如模拟信号线或者高阻抗节点。如果实在避不开中间加一层接地屏蔽线。屏蔽线要接到干净的模拟地不要接到数字地否则数字噪声会通过屏蔽线耦合到敏感节点上。3.3 源漏共用与金属连线策略传输门的源漏共用是版图面积优化的关键。在水平并排布局里NMOS的源极和PMOS的源极可以放在相邻的位置然后用一条金属线横跨两个扩散区通过接触孔连接。漏极同理。金属连线的宽度要根据电流大小来定。传输门在导通时电流从输入端流向输出端如果传输的是大电流信号比如驱动大电容负载金属线要足够宽避免电迁移和电压降。一般来说信号线的宽度可以取最小线宽的2到3倍电源线和地线要更宽。如果传输门用在射频或者高速模拟电路里金属线的寄生电容要特别关注。走线越宽寄生电容越大会限制带宽。这时候要在电流承载能力和寄生电容之间做折中。我的经验是先按电流要求算出最小宽度然后根据仿真结果微调如果带宽不够就适当减小宽度但不要低于电迁移限制。3.4 衬底和阱的连接NMOS的衬底P型要接到最低电位通常是地。PMOS的阱N型要接到最高电位通常是VDD。这个连接在版图上通过衬底接触和阱接触实现。衬底接触和阱接触要尽量靠近管子的有源区减少衬底电阻。衬底电阻大了会引发闩锁效应Latch-up。闩锁效应是CMOS电路里最危险的失效模式之一一旦触发电源和地之间形成低阻通路电流急剧增大芯片可能直接烧毁。实操心得我在画传输门版图时会在NMOS和PMOS的两侧都放上衬底/阱接触条而且接触条要尽量宽。如果版图允许还会在传输门周围加一圈保护环Guard Ring。NMOS周围加P保护环接地PMOS周围加N保护环接VDD。保护环能有效收集衬底里的少数载流子降低闩锁风险同时也能隔离相邻电路之间的噪声。4. 传输门版图的匹配与隔离设计4.1 为什么传输门也需要匹配很多人觉得传输门就是个开关匹配不重要。这个想法在低速数字电路里可能没问题但在模拟电路里传输门的匹配直接影响信号精度。举个例子如果一个差分电路里用了两个传输门做采样开关这两个传输门的导通电阻如果不匹配差分信号的共模抑制比就会下降输出会出现失调。再比如在开关电容电路里传输门的电荷注入如果不匹配采样精度就会受影响。传输门的匹配主要包括三个方面导通电阻匹配、寄生电容匹配、电荷注入匹配。导通电阻匹配要求两个传输门的NMOS和PMOS尺寸一致版图布局对称。寄生电容匹配要求源漏区的面积和周边走线一致。电荷注入匹配要求栅极面积和沟道面积一致因为电荷注入量与栅极面积成正比。4.2 共质心布局在传输门中的应用对于需要高匹配的传输门对我会用共质心布局。具体做法是把两个传输门拆成多个指状结构交叉排列让它们的几何中心重合。比如传输门A和传输门B各拆成两个指排列顺序是A-B-B-A。这样两个传输门的中心点在同一位置工艺梯度比如氧化层厚度变化、掺杂浓度梯度对它们的影响基本一致。共质心布局的代价是版图面积增大走线复杂度提高。所以只在高精度模拟电路里用普通数字电路没必要。4.3 隔离环与噪声隔离传输门经常用在混合信号电路里一边是数字信号一边是模拟信号。数字信号的快速跳变会通过衬底耦合到模拟部分影响模拟精度。这时候隔离环就很重要。隔离环分两种P隔离环和N隔离环。P隔离环接模拟地放在NMOS周围N隔离环接模拟电源放在PMOS周围。两种隔离环可以组合使用形成双环结构隔离效果更好。隔离环的宽度和深度要根据工艺和噪声频率来定。一般来说隔离环越宽越深隔离效果越好但占用面积也越大。我的经验是对于低频模拟电路单环就够了对于高频或者高精度电路用双环而且隔离环要接到独立的模拟地/电源引脚不要和数字地/电源混用。注意隔离环本身也会引入寄生电容。如果传输门处理的是高频信号隔离环的寄生电容可能会影响信号带宽。这时候要在隔离效果和寄生电容之间做折中或者用深N阱工艺把PMOS放在独立的深N阱里隔离效果更好寄生电容也更小。4.4 传输门阵列的版图技巧在一些电路里会用到多个传输门组成的阵列比如多路选择器或者交叉开关。这种阵列的版图有几个要点第一所有传输门的朝向要一致。朝向一致意味着工艺变化对它们的影响相同匹配性好。第二控制信号走线要对称。CK和CKN到每个传输门的延迟要尽量一致否则不同通道的开关时间会错开。第三信号线要避免交叉。如果信号线必须交叉用不同的金属层跨过去交叉点尽量少减少耦合。第四电源和地线要成网格状。阵列里的每个传输门都要有良好的电源和地连接避免电压降和地弹。5. 传输门版图的寄生效应与优化5.1 寄生电容的来源与影响传输门的寄生电容主要来自三个方面源漏扩散区电容、栅极电容、金属走线电容。源漏扩散区电容是扩散区和衬底/阱之间的结电容。这个电容和扩散区面积成正比所以管子尺寸越大寄生电容越大。栅极电容是栅极和沟道之间的电容。传输门在导通时栅极电容是沟道电容在关断时栅极电容主要是覆盖电容。栅极电容会影响控制信号的建立时间如果控制信号驱动能力不够传输门的开关速度就会变慢。金属走线电容是金属线和衬底、金属线和金属线之间的电容。这个电容和走线长度、宽度、层间距有关。寄生电容的影响主要体现在两个方面一是限制信号带宽二是引起电荷注入。带宽问题在高速电路里很突出电荷注入问题在开关电容和高精度采样电路里很突出。5.2 减小寄生电容的版图方法减小源漏扩散区电容的方法用最小尺寸的管子。如果驱动能力够尽量用最小沟道长度和最小沟道宽度。如果驱动能力不够用多个指状结构并联而不是单纯加大单个管子的宽度。指状结构可以把一个大管子拆成多个小管子源漏扩散区面积更小寄生电容也更小。减小栅极电容的方法优化栅极走线。栅极走线要短、要窄但也不能太窄否则电阻太大影响控制信号传输。一般来说栅极走线宽度取最小线宽的1.5到2倍比较合适。减小金属走线电容的方法缩短走线长度减少走线层数。信号线尽量走顶层金属因为顶层金属离衬底远寄生电容小。如果必须走底层金属走线要尽量短。实操心得我在画高速传输门版图时会先把所有寄生电容估算一遍然后和仿真结果对比。如果仿真带宽不够优先减小源漏扩散区面积因为这部分电容通常最大。其次是优化金属走线最后才考虑调整管子尺寸。调整管子尺寸是最后手段因为会影响驱动能力和匹配。5.3 电荷注入与时钟馈通电荷注入是传输门关断时沟道里的电荷会从源漏两端流出去一部分流到输入端一部分流到输出端。如果传输门的输出端接的是高阻抗节点这些电荷就会在输出端产生一个电压误差。时钟馈通是控制信号CK和CKN通过栅极电容耦合到源漏节点在输出端产生电压毛刺。这两个效应在开关电容电路和高精度采样电路里是主要误差来源。版图上能做的优化有第一用最小尺寸的管子。管子越小沟道电荷越少电荷注入越小。第二用互补传输门。NMOS和PMOS的电荷注入极性相反可以部分抵消。这也是传输门用互补结构的原因之一。第三加虚拟开关。在传输门的源漏两端各加一个半尺寸的管子栅极接相反的控制信号用来吸收电荷注入。这个技巧在开关电容电路里很常用。第四控制信号走线要屏蔽。CK和CKN走线周围加接地屏蔽减少时钟馈通。5.4 导通电阻的版图优化导通电阻是传输门在导通状态下输入端到输出端的电阻。导通电阻和管子尺寸成反比和过驱动电压成反比。版图上优化导通电阻的方法加大管子宽度。但加大宽度会增加寄生电容所以要在导通电阻和寄生电容之间做折中。另一个方法是提高控制信号电压。如果控制信号能高于VDDNMOS的过驱动电压更大导通电阻更小。但这需要额外的电荷泵或者升压电路增加设计复杂度。还有一个方法是用多个传输门并联。多个传输门并联可以减小导通电阻但控制信号走线会更复杂寄生电容也会增加。我的经验是先根据导通电阻要求算出最小管子宽度然后根据寄生电容要求调整。如果两者矛盾优先满足导通电阻要求因为导通电阻直接影响信号幅度而寄生电容主要影响带宽带宽可以通过其他方式补偿。6. 传输门版图的常见问题与排查技巧6.1 传输门不导通或导通不完全这是最常见的问题。可能的原因和排查方法现象可能原因排查方法解决方法传输门完全不导通CK或CKN没接上检查版图连线用LVS验证补上连线传输门导通但信号幅度不够NMOS或PMOS有一个没导通检查管子尺寸和阈值电压调整尺寸或控制电压传输门导通但电阻很大管子宽度太小或过驱动电压不够仿真导通电阻加大宽度或提高控制电压传输门时通时断控制信号有毛刺或延迟不匹配检查CK和CKN的时序优化控制信号走线注意传输门不导通的问题很多时候不是版图错误而是电路设计错误。比如CK和CKN的极性搞反了或者控制信号的电压范围不对。所以在排查版图之前先用仿真确认电路逻辑是对的。6.2 传输门引入的噪声和干扰传输门引入的噪声主要有两种衬底噪声和电源噪声。衬底噪声来自相邻数字电路的开关动作。数字电路翻转时会在衬底里注入电流引起衬底电位波动。传输门如果放在数字电路附近衬底噪声会通过源漏结电容耦合到信号路径上。电源噪声来自电源网络的波动。传输门的控制信号如果和数字电路共用电源数字电路的开关噪声会通过电源线传到控制信号上再通过栅极电容耦合到信号路径。排查方法用示波器或者仿真工具观察输出信号的噪声频谱。如果噪声频率和数字时钟频率相关那就是衬底噪声或者电源噪声。解决方法加隔离环用独立的模拟电源和地控制信号加滤波电容。6.3 闩锁效应与防护闩锁效应是CMOS电路里最危险的失效模式。传输门里的NMOS和PMOS如果靠得太近或者衬底/阱接触不够就容易触发闩锁。闩锁的触发条件衬底里存在足够的少数载流子而且衬底电阻足够大使得局部电压降超过PN结导通电压。版图上的防护措施第一衬底/阱接触要足够多、足够近。每个管子旁边都要有接触接触条要宽。第二NMOS和PMOS之间要保持距离。如果工艺允许用深N阱或者三阱工艺把PMOS放在独立的阱里。第三加保护环。P保护环接地N保护环接VDD形成双环结构。第四避免大电流路径经过衬底。电源线和地线要走金属不要走扩散区。实操心得我在画传输门版图时会先用设计规则检查DRC确认衬底/阱接触的密度是否达标。如果工艺要求每100微米有至少一个接触我会做到每50微米一个留足余量。闩锁效应一旦发生芯片就废了所以防护上多花点面积是值得的。6.4 LVS和DRC常见错误传输门版图的LVS错误通常来自以下几个方面源漏识别错误。传输门的NMOS和PMOS源漏是共用的LVS工具可能分不清哪个是源哪个是漏。解决方法是在版图上明确标注源漏或者在LVS设置里调整识别规则。衬底/阱连接错误。NMOS的衬底要接地PMOS的阱要接VDD。如果接反了LVS会报错。检查方法是看版图上的接触孔是否连到了正确的网络。栅极连接错误。CK和CKN要分别接到NMOS和PMOS的栅极。如果接反了传输门逻辑就错了。LVS会报错但有时候错误信息不明显需要仔细看网表。DRC错误通常来自以下几个方面最小面积不够。扩散区、金属线、接触孔都有最小面积要求。传输门尺寸小容易违反。最小间距不够。NMOS和PMOS之间、金属线之间、接触孔之间都有最小间距要求。密度不够。有些工艺要求扩散区、金属线、接触孔的密度在某个范围内。传输门面积小密度可能不达标。解决方法仔细阅读设计规则手册用DRC工具逐条检查。如果密度不够可以在空白区域加虚拟填充。7. 传输门版图的仿真验证与实测对比7.1 后仿真与寄生参数提取版图画完之后必须做寄生参数提取PEX然后做后仿真。后仿真和前仿真的区别在于后仿真包含了版图引入的寄生电阻和电容。传输门的后仿真主要看几个指标导通电阻、关断泄漏电流、开关时间、带宽。导通电阻的仿真方法在输入端加一个电压源输出端接一个电流表控制信号给导通测量电流和电压的比值。关断泄漏电流的仿真方法控制信号给关断测量输出端的电流。泄漏电流主要来自源漏之间的亚阈值泄漏和栅极泄漏。开关时间的仿真方法控制信号加一个阶跃观察输出信号的上升时间和下降时间。带宽的仿真方法输入端加一个交流小信号扫描频率观察输出信号的幅度衰减。注意后仿真一定要用提取后的网表不要用前仿网表。前仿网表没有寄生参数仿真结果会偏乐观。我见过很多案例前仿带宽够后仿带宽不够就是因为版图寄生电容太大。7.2 实测与仿真的差异分析实测和仿真有差异是正常的但差异太大就要找原因。常见的差异来源工艺偏差。实际工艺的管子尺寸、阈值电压、氧化层厚度和仿真模型有偏差。这个偏差通常在10%到20%之间。温度影响。仿真通常在室温下做实际芯片工作温度可能高很多。温度升高载流子迁移率下降导通电阻增大。寄生参数提取不准确。PEX工具提取的寄生参数和实际有偏差特别是高频下的寄生电容和电感。测试设备影响。示波器探头、电缆、PCB走线都会引入寄生参数影响实测结果。我的经验是后仿真结果和实测结果差异在20%以内就算正常。如果差异超过50%就要仔细排查。排查顺序是先确认测试方法没问题再确认PEX设置没问题最后确认工艺模型没问题。7.3 传输门版图的可靠性检查除了功能仿真传输门版图还要做可靠性检查包括电迁移EM、电压降IR Drop、热载流子注入HCI、时间相关介质击穿TDDB。电迁移检查金属线的电流密度不能超过工艺规定的上限。传输门如果传输大电流金属线要足够宽。电压降检查电源线和地线的电压降不能超过规定值。传输门阵列的电源网格要足够密。热载流子注入检查管子的漏极电压不能太高否则热载流子会注入栅极氧化层导致阈值电压漂移。传输门如果工作在高压下要加保护电路。时间相关介质击穿检查栅极氧化层的电场不能太高否则长期工作会击穿。传输门的控制信号电压不能超过工艺规定的上限。这些检查通常由EDA工具自动完成但版图工程师要理解检查结果的物理意义知道怎么优化。8. 传输门版图设计的进阶技巧8.1 低功耗传输门版图设计低功耗设计是现在的主流需求。传输门的低功耗版图设计有几个要点用高阈值电压的管子。高阈值电压管子的亚阈值泄漏电流小静态功耗低。但高阈值电压管子的导通电阻大开关速度慢。所以要在功耗和速度之间做折中。用多阈值电压工艺。关键路径用低阈值电压管子非关键路径用高阈值电压管子。传输门如果不在关键路径上可以用高阈值电压管子。优化控制信号。控制信号的摆幅越小功耗越低。但摆幅小了导通电阻大了。所以要在功耗和导通电阻之间做折中。用电源门控。如果传输门在某个时间段不工作可以把它的电源关掉彻底消除泄漏。8.2 高速传输门版图设计高速传输门的版图设计和低功耗正好相反用低阈值电压的管子。低阈值电压管子的导通电阻小开关速度快。加大管子宽度。宽度大了导通电阻小但寄生电容大。所以要在导通电阻和寄生电容之间做折中。优化金属走线。信号线走顶层金属走线要短、要宽。控制信号线也要短减少延迟。用差分传输门。差分传输门对共模噪声不敏感可以用更小的信号摆幅速度更快。用电流模式传输门。电流模式传输门的信号摆幅小速度更快但功耗更大。8.3 传输门在D触发器中的应用D触发器是传输门最经典的应用之一。一个主从结构的D触发器用两个传输门和两个反相器组成。主锁存器在时钟低电平时采样从锁存器在时钟高电平时采样。两个传输门的控制信号相反保证数据在时钟边沿被正确锁存。版图上的要点第一两个传输门的布局要对称。主传输门和从传输门的尺寸、朝向、周边环境要尽量一致保证它们的延迟匹配。第二时钟走线要等长。CK和CKN到两个传输门的延迟要一致否则数据锁存会出错。第三反馈环路的走线要短。反相器的输出反馈到传输门的输入端这个环路的走线要短减少寄生电容提高锁存速度。第四电源和地线要分开。主锁存器和从锁存器的电源和地线可以分开走减少相互干扰。实操心得我在画D触发器版图时会先把两个传输门和两个反相器摆好然后画时钟走线。时钟走线用顶层金属走线宽度取最小线宽的2倍两边加接地屏蔽。这样时钟信号的延迟和噪声都能控制得比较好。8.4 传输门在多路选择器中的应用多路选择器MUX用多个传输门实现。一个2选1的MUX用两个传输门一个4选1的MUX用四个传输门。版图上的要点第一所有传输门的朝向要一致。朝向一致意味着工艺变化对它们的影响相同匹配性好。第二选择信号走线要对称。选择信号到每个传输门的延迟要尽量一致否则不同通道的开关时间会错开。第三输出节点要共用。所有传输门的输出端接在一起这个节点的寄生电容要尽量小否则会影响MUX的带宽。第四电源和地线要成网格状。MUX里的传输门比较多电源和地线要足够密避免电压降和地弹。9. 传输门版图设计的工具与流程9.1 常用EDA工具介绍画传输门版图常用的EDA工具Cadence Virtuoso。这是最主流的模拟版图工具功能强大支持全定制版图设计。传输门的版图通常用Virtuoso画。Synopsys Custom Compiler。这是另一个主流的模拟版图工具和Synopsys的仿真工具集成度高。KLayout。这是一个开源版图工具功能虽然不如Virtuoso和Custom Compiler但免费适合学习和简单项目。Mentor Graphics现在叫Siemens EDA的IC Station。这也是一个老牌的版图工具在一些大公司里还在用。仿真工具常用SPICE、Spectre、HSPICE。寄生参数提取常用Star-RC、QRC、Calibre xRC。DRC和LVS常用Calibre、PVS、Assura。9.2 传输门版图设计流程传输门版图设计的标准流程理解电路。先看懂电路图知道传输门的连接关系、控制信号、信号范围。规划布局。在纸上画出传输门的版图布局确定NMOS和PMOS的位置、源漏共用方式、栅极走线路径。画版图。在EDA工具里画出版图包括扩散区、多晶硅栅、接触孔、金属线、衬底/阱接触、保护环。DRC检查。用DRC工具检查版图是否符合设计规则。如果有错误逐条修改。LVS检查。用LVS工具检查版图和电路图是否一致。如果有错误逐条修改。寄生参数提取。用PEX工具提取版图的寄生电阻和电容。后仿真。用提取后的网表做后仿真验证传输门的性能。优化迭代。如果后仿真结果不满足要求回到第3步优化版图直到满足要求。可靠性检查。做EM、IR Drop、HCI、TDDB检查确保传输门长期工作可靠。交付。把版图、网表、仿真报告整理好交付给下一环节。9.3 传输门版图的版本管理版图设计是一个反复迭代的过程版本管理很重要。我的习惯是第一每次修改都保存新版本。不要覆盖旧版本万一新版本有问题可以回退。第二版本命名要规范。比如用日期加序号或者用功能加序号。不要用“最终版”、“最终版2”、“真正最终版”这种命名。第三修改记录要详细。每次修改了什么为什么修改都要记下来。这样后面排查问题的时候有据可查。第四定期备份。版图文件很重要丢了就麻烦了。我一般每天备份一次备份到不同的地方。10. 传输门版图设计的经验总结与避坑指南10.1 新手常犯的错误错误一只用单个NMOS或PMOS做开关。前面说过单个管子传高电平或低电平会有阈值损失。传输门必须用互补结构。错误二CK和CKN走线不等长。走线不等长会导致开关时间错开增加功耗引起信号毛刺。错误三衬底/阱接触不够。衬底/阱接触不够会导致衬底电阻大容易触发闩锁效应。错误四管子尺寸太大。管子尺寸太大会增加寄生电容限制带宽增加电荷注入。错误五忽略隔离环。在混合信号电路里不加隔离环会导致数字噪声耦合到模拟信号上。错误六不做后仿真。前仿真结果偏乐观不做后仿真可能漏掉版图寄生带来的问题。错误七不做可靠性检查。电迁移、电压降、热载流子注入这些问题在短期测试里看不出来但长期工作会失效。10.2 面试常见问题与回答思路传输门版图设计是模拟版图面试的常见考点。常见问题问题一传输门为什么要用NMOS和PMOS并联回答思路NMOS传低电平好PMOS传高电平好并联之后整个0到VDD范围都能传。问题二传输门的版图怎么布局回答思路NMOS和PMOS并排或堆叠源漏共用栅极走线等长平行衬底/阱接触靠近管子加保护环。问题三传输门的寄生电容怎么减小回答思路用最小尺寸管子用指状结构优化金属走线走顶层金属。问题四传输门的电荷注入怎么解决回答思路用互补结构用最小尺寸管子加虚拟开关控制信号加屏蔽。问题五传输门的闩锁效应怎么防护回答思路加衬底/阱接触加保护环保持NMOS和PMOS距离用深N阱工艺。10.3 传输门版图设计的检查清单画完传输门版图后对照这个清单检查一遍[ ] NMOS和PMOS的源漏是否正确共用[ ] CK和CKN的走线是否等长平行[ ] 衬底/阱接触是否足够多、足够近[ ] 保护环是否加了是否正确接地/接电源[ ] 管子尺寸是否满足导通电阻要求[ ] 管子尺寸是否满足寄生电容要求[ ] 金属走线宽度是否满足电流要求[ ] 金属走线是否满足电迁移要求[ ] DRC是否通过[ ] LVS是否通过[ ] 后仿真是否满足性能要求[ ] 可靠性检查是否通过这个清单看起来简单但每一条都对应着实际项目里踩过的坑。我见过太多版图因为漏了其中一条导致芯片回来不工作或者工作一段时间后失效。10.4 传输门版图设计的未来趋势传输门版图设计本身没有太多革命性的变化但工艺进步带来了一些新趋势FinFET工艺。FinFET的沟道是立体的传输门的版图布局和平面工艺不同。FinFET的源漏共用更复杂寄生电容的计算方式也不同。FD-SOI工艺。FD-SOI有埋氧层衬底噪声隔离更好传输门的闩锁效应基本消除。但FD-SOI的体偏置效应更复杂版图设计要考虑体偏置的影响。三维集成。三维集成把不同功能的芯片堆叠在一起传输门可能跨层连接。跨层连接的寄生参数更复杂版图设计要考虑层间耦合。机器学习辅助版图设计。现在有一些工具用机器学习来优化版图布局自动生成传输门的版图。但机器学习生成的版图还需要人工检查和优化不能完全替代版图工程师。不管工艺怎么变传输门版图设计的核心原则不变理解原理、优化寄生、保证匹配、做好隔离、留足余量。把这几点做好传输门版图就不会出大问题。我在实际项目里画过很多传输门版图从180nm到28nm从低速数字到高速模拟踩过的坑不计其数。最大的体会是传输门看起来简单但细节很多。每一个细节背后都有物理原理理解了原理才知道怎么优化。不要照搬别人的版图因为工艺不同、应用不同、要求不同别人的版图不一定适合你的项目。多仿真、多验证、多总结才能画出可靠的传输门版图。