LPDDR5与DDR5的差异

DDR5 与 LPDDR5 虽然同属 DDR5 代但定位、接口、功耗和可靠性设计差异很大。DDR5 主要面向服务器/桌面/高性能计算强调带宽、容量、模块化和可靠性LPDDR5/LPDDR5X 面向移动/低功耗强调每比特功耗、封装集成和动态电压频率缩放。下面按维度对比。1. 定位与应用维度DDR5LPDDR5/LPDDR5X目标市场服务器、桌面、工作站手机、平板、轻薄本、嵌入式模块形态DIMM、组件 x4/x8/x16PoP、MCP、uMCP、离散封装供电VDD1.1VVDDQ1.1VVPP1.8VVDD11.8VVDD2H1.05VVDD2L0.9VVDDQ0.5V/0.3V密度8Gb32Gb2Gb32Gb速率32006400 MT/s未来 8400LPDDR5 5500/6400LPDDR5X 7500/85332. 架构与封装维度DDR5LPDDR5通道DIMM 双通道 36/40-bit单通道 x16/x8Bank 架构x4/x88 BG×2 Bank 或 8 BG×4 Bankx164 BG×2 Bank 或 4 BG×4 BankBG Mode、8B Mode、16B ModeLPDDR5X 仅 BG/16B预取16n16n突发长度BL16、BC8、BL32可选BL16、BL328B Mode 仅 BL323DS支持CID[3:0]无 CID但有多 die 封装封装球距0.8mm×0.8mmx4/x8 13 行 6 列0.4/0.35mm 等更小间距3. 信号与引脚信号类别DDR5LPDDR5命令时钟CK_t/CK_cCK_t/CK_c片选CS_nCS命令/地址CA[13:0]CA[6:0]数据DQ[15:0]x16DQ[15:0]x16数据选通DQS_t/DQS_cx16 有 DQSL/DQSUWCK_t/WCK_c 写时钟RDQS_t/RDQS_c 读选通数据掩码/DBIDM_n/TDQS_t、TDQS_cDMI[1:0] 多功能DM、DBI、Parity错误报告ALERT_n无 ALERT_nLink ECC 通过 DMI/RDQS 报告测试/配置TEN、MIR、CAI、CA_ODT无对应引脚环回LBDQ、LBDQS无独立环回引脚复位RESET_nRESET_n校准ZQZQ电源VDD、VDDQ、VPP、VSSVDD1、VDD2H、VDD2L、VDDQ、VSS关键差异DDR5 没有独立 WCK读写都靠 DQSLPDDR5 有独立 WCK 和 RDQS。DDR5 有 ALERT_n、TEN、MIR、CAI、CA_ODT、LBDQ/LBDQSLPDDR5 没有。DDR5 有 VPP 1.8VLPDDR5 有 VDD2H/VDD2L 和 DVFSQ。DDR5 CA 14 位LPDDR5 CA 7 位。4. 时钟与数据选通维度DDR5LPDDR5数据选通差分 DQS 仅不支持单端WCK 支持差分/单端RDQS 支持差分/单端写时钟控制器发 DQS中心对齐独立 WCK频率为 CK 的 2×/4×读选通DRAM 输出 DQS边沿对齐DRAM 输出 RDQS可差分/单端同步机制无 WCK2CK 同步需要 WCK2CK 同步CAS(WS_WR/WS_RD/WS_FS)低功耗时钟无 WCK Always On支持 WCK Always On、Enhanced WCK Always On、CAS(WS_OFF)、CAS(WCK SUSPEND)DQS 偏移支持 Read DQS Offset支持 RDQS preamble/postamble、RDQS Toggle、Enhanced RDQS5. 命令与地址维度DDR5LPDDR5CA 总线CA[13:0]DDRCA[6:0]DDR命令周期ACT 两周期MRW 两周期WR/RD 单周期多为 1 nCKACT-1/ACT-2、MRW-1/MRW-2 两周期典型命令ACT、PRE、REFab、REFsb、RFM、MRW、MRR、WR、RD、WRP、MPC、SRE、SRX、PDE、PDXDES、NOP、PDE、CAS、MPC、SRE、SRX、MRW-1/2、MRR、WFF、RFF、RDC、ACT-1/2、PRE、REFab、REFpb、RFM、DRFMCAS 命令无独立 CAS 命令WR/RD 直接带操作数CAS 带 WS_WR/WS_RD/WS_FS、DC0-3、WRX、WXSA/WXSB、B3Write X / Write PatternWrite Pattern (WRP)Write XPDA支持 Per DRAM Addressability无 PDA2N Mode支持默认 2N无 2N Mode命令总线训练CA Training、CS TrainingCommand Bus Training (CBT Mode1/2)6. 电源与低功耗维度DDR5LPDDR5核心电压VDD1.1VVDD11.8VVDD2H1.05VVDD2L0.9VIO 电压VDDQ1.1VVDDQ0.5VDVFSQ 可到 0.3V激活电源VPP1.8V无 VPPDVFS无 DVFSQ有 MPSM、Self Refresh、Power DownDVFSC、Enhanced DVFSC、DVFSQ深度低功耗MPSM Idle/Power Down/Deep Power DownDeep Sleep、Self Refresh、Power Down、WCK Always On频率切换在 Self Refresh 中改频FSP 三点切换、DVFSQ 下改 VDDQ温度范围085°C扩展 8595°C-2585°C扩展 -25105°C7. ODT 与信号完整性维度DDR5LPDDR5ODT 控制命令/MR 控制无物理 ODT 引脚命令/MR 控制ODT 类型RTT_PARK、RTT_WR、RTT_NOM_RD/WR、DQS_RTT_PARK、CA/CS/CK ODT、Loopback ODTCA/DQ/WCK/CS ODT、NT-ODT、统一 NT-ODT、异步 NT-ODTNT-ODT有 NT-ODT 相关设置有 NT-ODT支持统一行为和 DQ/RDQS 分离时序均衡4-tap DFE、DCA、DQS Interval OscillatorDFE 1-tap、Per-pin DFE、DCA、Read DCA、DCM、Rx Offset Cal环回/测试Loopback、Connectivity Test (CT)无独立 Loopback/CT预加重无Pre-Emphasis for DQLPDDR5X单端模式不支持单端 DQS/CKCK/WCK/RDQS 支持单端模式8. 训练与校准维度DDR5LPDDR5命令/地址训练CA Training、CS TrainingCommand Bus Training (CBT)写均衡Write Leveling外部/内部WCK2CK Leveling、WCK-DQ 训练读训练Read Training Pattern (LFSR)、Read Preamble TrainingRD DQ Calibration、Read FIFO、RDQS Toggle、Enhanced RDQSVREF 训练VrefCA、VrefCS、VrefDQVREF(CA)、VREF(DQ)DFE 训练DFE Gain/Tap BiasDFE、Per-pin DFE占空比调整DCADCA、Read DCA振荡器DQS Interval OscillatortWCK2DQ Interval Oscillator环回Loopback无连通性测试Connectivity Test (CT)无9. 刷新与可靠性维度DDR5LPDDR5刷新模式Normal Refresh、Fine Granularity Refresh (FGR)REFab、REFpb、Optimized Refresh同 Bank 刷新REFsb仅 FGRREFpb刷新管理RFMab/RFMsb、RAA、RAAIMT、RAAMULTRFM、ARFM、DRFM、BRC自刷新Self Refresh、Self Refresh Power DownSelf Refresh、Self Refresh Power Down、Deep Sleep部分阵列刷新无 PASR/PARCPASR、PARC温度传感器MR4阈值 80/85/90/95°CMR4阈值可配置tTSI32msPPRhPPR、sPPR、MBIST PPRPPR、Guard Key3DS 刷新tRFC_slr/dlr/dpr无 CID 概念多 die 共享10. ECC 与错误管理维度DDR5LPDDR5阵列 ECCOn-Die ECC (SEC)1288无 On-Die ECC透明 ECCECS (Error Check and Scrub)MR14-20无 ECS接口 ECCWrite/Read CRCALERT_nLink ECC (Write/Read)可选/必需错误报告CRC 错误状态、MR50、ALERT_nMR43/MR44/MR45DMI/RDQS ParityDBI支持 Write/Read DBI支持 Write/Read DBIDMI 功能无 DMI用 DM_n/TDQS_tDMI 多功能DM、DBI、Parity11. 速度与密度维度DDR5LPDDR5/LPDDR5X密度8Gb32Gb2Gb32Gb速率32006400 MT/sLPDDR5 5500/6400LPDDR5X 7500/8533Bank 组织x4/x88 BGx164 BGBG、8B、16BLPDDR5X 仅 BG/16B突发长度BL16、BC8、BL32BL16、BL32命令总线CA[13:0]CA[6:0]12. 总结对比维度DDR5LPDDR5设计哲学高性能、模块化、可靠性优先低功耗、集成度、移动优先数据选通DQS 差分无独立 WCKWCK RDQS独立写时钟命令总线CA[13:0]多周期命令多CA[6:0]命令精简CAS 带操作数电源1.1V VPP 1.8V1.8V/1.05V/0.9V/0.5VDVFSQ低功耗MPSM、Self RefreshDeep Sleep、WCK Always On、DVFSECCOn-Die ECC ECS CRCLink ECC DMI Parity训练CA/CS/Write Leveling/Read PatternCBT/WCK2CK/RD DQ Cal/WCK-DQODTRTT_PARK/WR/NOM CA/CS/CK ODTNT-ODT、统一 NT-ODT、异步 NT-ODT封装DIMM、0.8mm 球距PoP/MCP、0.4/0.35mm 球距一句话概括DDR5 是面向高带宽、高可靠、模块化的通用内存标准LPDDR5 是面向移动低功耗的接口标准采用独立 WCK/RDQS、DVFSQ、Link ECC 和更灵活的封装功耗优先。