18～40GHz宽带频综方案：超外差变频通道架构与工程落地

频综这块1840GHz全频段覆盖、瞬时带宽2GHz、中频选在2.754.75GHz、还要带上下变频和数控衰减最后用SPI把整条链路管起来供电5.5V、电流大概3A——这一串指标摆出来做过微波收发前端的人一眼就能看出这不是拿个单芯片锁相环就能糊弄过去的活儿。它本质上是一套完整的超外差变频通道方案射频链路、本振分配、中频处理、数字控制、电源完整性哪一块掉链子整机指标就崩。我前后做过几套类似架构的频综模块从选片、仿真、画板到联调踩过的坑足够写一本小册子。这篇就把这套1840G/2GHz瞬时带宽、2.754.75GHz中频的频综方案从架构到落地拆开讲一遍给正在做毫米波变频通道、宽带接收前端或者测试仪器的同行做个参考。1. 先把这套频综的架构账算清楚1.1 为什么中频偏偏选2.754.75GHz很多人第一反应是中频为什么不做低一点比如几百MHz或者干脆零中频这里得从系统层面倒推。射频覆盖1840GHz瞬时带宽2GHz如果中频选得很低那本振就得在1638GHz这个范围里跟着扫宽带本振在毫米波段的相位噪声和杂散控制难度陡增而且镜像频率离信号太近镜像抑制滤波器根本做不出来。反过来中频选到2.754.75GHz这个区间有几个实打实的好处。第一镜像抑制变得可行。以射频18GHz、中频取3.75GHz为例本振在14.25GHz镜像在10.5GHz两者相差3.75GHz用一只宽带带通或者高通就能把镜像压下去工程上好实现。第二2.754.75GHz正好落在很多高性能中频器件的舒适区比如中频放大器、数控衰减器、中频滤波器的标准产品都覆盖这个频段选型不用定制成本和周期都可控。第三2GHz瞬时带宽意味着中频要能扛住2GHz的平坦度2.754.75GHz这个2GHz窗口对多数宽带中频链路来说刚好是增益和驻波比较平衡的一段。提示中频窗口的上下边沿不是随便定的它要和本振调谐范围、射频滤波器通带、镜像抑制指标三者联立求解先定中频再定本振顺序不能反。1.2 上下变频到底谁上谁下标题里说“具备上下变频”意思是这套通道既能发射上变频也能接收下变频是双向的。下变频链路1840GHz射频进来经过低噪放、镜像抑制滤波进混频器本振从另一端口注入差出2.754.75GHz中频再经中频放大、数控衰减、滤波输出给ADC或者后级。上变频链路反过来2.754.75GHz中频进来经数控衰减、中频放大进混频器和本振和频得到1840GHz射频再经射频滤波、驱动放大输出。这里有个关键点上下变频共用一套本振和一套混频器还是各走各的我的经验是如果收发不同时工作TDD可以共用本振和混频器靠开关切换射频和中频路径省成本省空间如果收发同时FDD那必须两套独立混频器本振可以共用但要有足够的隔离和分配网络。这套方案从供电3A这个量级看更像是收发分时或者单通道双向因为3A在5.5V下也就16.5W要同时驱动收发两条完整链路加本振功率余量并不宽裕。1.3 2GHz瞬时带宽对链路意味着什么瞬时带宽2GHz是个硬指标它直接决定了中频滤波器的带宽、混频器的IF端口带宽、以及中频放大器的增益平坦度要求。很多人做窄带做惯了一上2GHz瞬时带宽就翻车问题通常出在三个地方中频滤波器带内波动太大、混频器IF端口在2GHz处滚降、中频放大器在高频端增益塌陷。要满足2GHz瞬时带宽中频链路上每一级器件的-1dB带宽至少要做到2.5GHz以上留出余量否则级联之后带内平坦度根本压不住。2. 射频前端的器件选型与链路预算2.1 混频器宽带、高隔离、低变频损耗三选二1840GHz的混频器市面上能选的主要是GaAs无源双平衡混频器和GaAs有源混频器两类。无源双平衡的好处是线性好、无直流功耗、端口隔离度高缺点是变频损耗大典型812dB而且本振驱动功率要求高通常要1317dBm。有源混频器变频增益为正本振驱动要求低但噪声系数和线性度往往不如无源。这套方案我倾向于选无源双平衡理由是1840GHz这个频段有源混频器的噪声系数普遍在10dB以上而无源混频器虽然变频损耗大但前级低噪放可以把增益补回来整机噪声系数反而更优。而且无源混频器对本振泄漏的抑制更好能减轻后级滤波压力。选型时要重点看三个参数RF/LO频率范围是否覆盖1840GHz、IF带宽是否支持DC5GHz要覆盖2.754.75GHz、LO-RF隔离是否大于30dB。2.2 本振源1840G的扫频本振怎么搭本振是这套频综的心脏。射频1840GHz中频2.754.75GHz本振频率范围就是射频减中频即15.2537.25GHz下变频或者射频加中频即20.7544.75GHz上变频。如果上下变频共用本振本振要覆盖15.2544.75GHz接近三个倍频程单环锁相环很难做到通常采用“基波锁相环倍频滤波”或者“YIG振荡器锁相”的方案。我的做法是用一只812GHz的宽带锁相环做基波经过两级倍频和滤波得到1545GHz。倍频链的杂散抑制是难点尤其是二次和三次谐波必须用带通滤波器逐级压。另一种更省事的方案是直接用YIG调谐振荡器YIG的宽带调谐能力和低相位噪声在毫米波段很有优势缺点是功耗和体积大而且需要额外的驱动电路。从供电3A这个约束看YIG方案可能偏重倍频锁相方案更现实。2.3 数控衰减器放在中频还是射频数控衰减器DSA的位置很讲究。放在中频段2.754.75GHz的好处是中频频率低DSA的寄生参数影响小衰减精度和线性度都容易做好而且中频段的标准DSA产品多、便宜。放在射频段1840GHz的好处是能直接控制输出功率对发射链路的功率管理更直接。但毫米波DSA的插入损耗大、位数少、价格贵。这套方案我建议把主DSA放在中频射频段如果需要再补一级小范围衰减。中频DSA选6位或者7位步进0.5dB覆盖31.5dB或63.5dB动态范围。要注意DSA的建立时间SPI控制的DSA建立时间通常在几百纳秒到几微秒如果系统要求快速AGC这个时间要算进环路响应里。2.4 链路预算的快速估算以接收下变频为例做个粗略链路预算射频输入-60dBm低噪放增益20dB、噪声系数3dB镜像滤波器插损2dB混频器变频损耗10dB、噪声系数10dB中频滤波器插损3dB中频放大器增益20dB、噪声系数4dBDSA插损3dB。级联后总增益约20-2-10-320-322dB输出约-38dBm。噪声系数用Friis公式算前级低噪放主导整机噪声系数大概在45dB。这个预算说明前级低噪放的增益和噪声系数是决定整机灵敏度的关键低噪放选型不能省。3. SPI控制与数控衰减的落地细节3.1 SPI拓扑菊花链还是独立片选这套频综里需要SPI控制的器件至少包括锁相环本振、数控衰减器、可能的射频开关和增益放大器。SPI拓扑有两种菊花链daisy chain和独立片选独立CS。菊花链省IO口但一个器件配置出错会影响整条链独立片选灵活但占用FPGA或者MCU的IO多。我的经验是锁相环单独一路SPI因为PLL的寄存器多、配置频繁独立控制更稳DSA和开关可以共用一路SPI用不同片选区分。SPI时钟频率不要一上来就拉到最高先跑1MHz验证功能稳定后再往上提。毫米波器件对SPI时序的建立/保持时间要求有时比较苛刻尤其是DSA配置字写错一位衰减量就偏了。3.2 寄存器配置的坑上电顺序和默认态SPI器件最容易被忽略的是上电默认态。很多DSA和开关上电后处于一个不确定状态如果此时射频已经加进来了可能造成链路增益异常甚至器件损伤。正确的做法是上电后先拉低所有片选等电源稳定再通过SPI把所有器件配置到安全态比如DSA最大衰减、开关隔离态最后才开射频。锁相环的上电顺序更讲究。PLL芯片通常要求先加数字电源再加模拟电源或者按数据手册规定的顺序否则可能出现锁定异常或者电荷泵失控。我遇到过PLL上电后不锁查了半天发现是模拟电源比数字电源早加了200ms调整上电时序后一次锁定。3.3 衰减精度与温度补偿数控衰减器的衰减精度在常温下通常没问题但到了高低温就原形毕露。毫米波频段的DSA衰减量随温度漂移可能达到0.51dB。如果系统要求全温范围内衰减精度优于0.5dB要么选带温度补偿的DSA要么在系统里做温度查表补偿。温度补偿的做法在DSA附近放一颗温度传感器出厂时在几个温度点标定实际衰减量把偏差做成查找表存在MCU里工作时根据实时温度查表修正SPI配置字。这个方法我用了好几套产品效果很稳代价是要多做一轮温度标定。4. 5.5V/3A供电与电源完整性4.1 为什么是5.5V而不是5V5.5V这个电压有点意思它不是标准的5V而是留了10%的余量。原因通常是链路里有器件需要5V供电但LDO或者DC-DC在满载时会有压降如果输入正好5V到了器件端可能只剩4.7V裕量不够。用5.5V输入经过LDO降到5V或者3.3V压差留足输出更稳。另一个可能是某些GaAs器件偏置需要5V但电流较大5.5V能保证偏置电路工作在调整管的最佳区间。3A的电流在5.5V下是16.5W这个功率要分配给本振锁相环和倍频链可能占大头2A左右、中频放大器和DSA0.5A、射频低噪放和驱动0.5A、控制电路0.1A。分配时要留20%余量所以电源模块选5.5V/4A比较稳妥。4.2 电源去耦和地平面处理毫米波频段的电源去耦不是随便放几个0.1uF就完事。我的做法是每颗芯片的电源引脚旁边放0.1uF和100pF并联0.1uF管低频、100pF管高频芯片电源入口再放1uF和10uF。电源走线要短而宽最好用电源平面而不是走线。地平面要完整射频地和数字地单点连接连接点选在电源入口附近。注意毫米波频段电源平面的谐振会影响链路增益平坦度。如果发现带内某几个频点增益凹陷先查电源平面谐振再查射频匹配。4.3 大电流路径的压降和热设计3A电流在PCB上走线如果线宽不够压降和温升都不可忽视。1oz铜厚、1mm线宽、1A电流大约温升10度3A就要3mm以上线宽或者用2oz铜。压降方面3A走10mm长、1mm宽的线电阻约5mΩ压降15mV可以接受但如果走线更长就要加宽。热设计上本振倍频链和射频驱动放大器是发热大户要在芯片底部打散热过孔阵列连接到背面的大铜皮或者金属基板。如果整机是密封结构还要考虑热传导到外壳。我做过一套类似模块满功率工作半小时后壳温到60度后来把倍频链的偏置电流降了10%壳温降到50度指标没受影响。5. 联调阶段最容易翻车的几个点5.1 本振泄漏和杂散联调第一件事是看本振泄漏。混频器LO-RF隔离有限本振会从RF端口漏出去如果后级有低噪放或者驱动放大器本振泄漏会被放大形成杂散。测试方法射频端口接频谱仪本振加电但不加中频信号看射频端口有没有本振频率的尖峰。如果有先查混频器隔离再查射频滤波器对本振频率的抑制。杂散方面倍频链的谐波是最常见的杂散来源。比如基波10GHz二次谐波20GHz、三次30GHz如果滤波器抑制不够这些谐波会混进射频带内。排查方法从本振输出端逐级往后测看每一级滤波后的谐波抑制定位是哪一级漏出来的。5.2 2GHz瞬时带宽内的增益平坦度2GHz瞬时带宽内增益平坦度差通常不是单一器件的问题而是级联失配。混频器IF端口、中频滤波器、中频放大器三者之间的驻波如果不好会在带内形成驻波纹波。解决方法是每一级之间加隔离器或者衰减器牺牲一点增益换平坦度。另外中频滤波器的群时延波动也会影响带内平坦度选滤波器时要看群时延指标不只看插损。5.3 SPI配置不生效的排查链路SPI配置不生效排查顺序是先看SPI波形时钟、数据、片选是否正常用示波器或者逻辑分析仪抓再看器件供电和参考电压是否正常然后看寄存器地址和配置字是否符合数据手册最后看时序参数建立/保持时间是否满足。我遇到过SPI时钟太快导致DSA配置错位降到500kHz就好了。还有一次是片选信号被其他电路拉低导致配置写不进去查了好久才发现是复用IO的初始化顺序问题。5.4 上下变频切换时的瞬态如果上下变频共用本振和混频器切换时会有瞬态。切换瞬间本振频率要跳变混频器输入输出要切换如果控制时序不对可能出现本振频率还没稳定就开了射频导致输出杂散或者功率异常。正确的时序是先关射频再切开关再改本振频率等本振锁定指示有效再开射频。这个时序要在FPGA或者MCU里用状态机严格实现不能靠延时拍脑袋。6. 从这套方案延伸出去的几个实用经验做频综这些年有几个经验是通用的不管频段和带宽怎么变都用得上。第一链路预算要留余量增益多留3dB、衰减多留6dB、噪声系数按最差情况算实际调试时才有调整空间。第二SPI控制的所有器件都要有回读功能配置完读回来确认不然出了问题只能靠猜。第三电源和地的设计要按射频指标来要求不能按数字电路的标准糊弄毫米波频段尤其如此。第四联调时先分段测本振单独测、中频链路单独测、射频链路单独测最后再级联这样出问题能快速定位。这套1840GHz、2GHz瞬时带宽、2.754.75GHz中频的频综方案核心难点不在某一颗芯片而在整条链路的协同本振的宽带低杂散、混频器的宽带高隔离、中频链路的2GHz平坦度、SPI控制的可靠性、电源的完整性五个环节缺一不可。我个人的体会是前期仿真和预算做得越细联调时翻车越少反过来如果前期偷懒后期在暗室里熬夜调匹配、查杂散、改时序那个代价远大于前期多花的两周时间。