FPGA电梯控制器：Verilog实时系统设计与Quartus板级调试

简介本资源是面向高校EDA实验与FPGA课程设计的完整实践项目聚焦基于Quartus平台的智能电梯控制器开发适用于电子类、自动化及计算机相关专业本科生开展数字系统设计实训。资源包含Verilog源码、Quartus工程文件、课设文档报告及仿真调试材料覆盖从状态机建模上升/下降/停留三态编码、按键控制逻辑、数码管与LED状态显示到电梯锁定功能的全流程实现。压缩包共168个文件以.vVerilog源码、.qpf/.qsfQuartus工程配置、.rpt/.summary综合与布局布线报告、.txt说明与注释及.doc课设报告为主总大小3.77MB结构规范便于工程复现与代码研读。已有380人学习下载提供可直接上板验证的完整工程、状态机图解、关键模块注释及符合现实约束的调度优化思路助力读者深入理解时序电路设计、状态迁移控制与FPGA软硬件协同调试。1. 这不是“电梯仿真动画”而是一套可烧录、可调试、能响应真实按键与楼层请求的 FPGA 实时控制系统很多同学拿到“智能电梯控制器”课设题目第一反应是用 Verilog 写个带状态机的流程图动画——但真正合格的 EDA 实验课设必须跑在真实 FPGA 开发板上按下开发板上的 KEY0KEY3 按键对应 14 层楼呼叫LED 灯实时显示当前轿厢位置七段数码管滚动显示目标楼层电机方向信号UP/DOWN和开门信号OPEN通过 GPIO 引脚输出且所有时序满足 FPGA 器件的建立/保持时间约束。本工程基于 Quartus Prime 18.0 Cyclone IV EP4CE6F17C8常见于 DE1-SoC、CoreEP4CE6 等教学板Verilog 代码全部采用同步复位、无锁存器、无隐式 latch 的可综合风格课设文档包含完整的顶层模块接口定义、状态转移图含 7 个有效状态、时钟域划分说明主时钟 50MHz → 分频后 1kHz 控制节拍、以及关键路径时序报告截图setup slack ≥ 2.1ns。它面向的是需要提交可运行工程、通过板级联调验收、并准备数字电路与 EDA 课程答辩的本科生——不是写完波形就交差的仿真练习。2. 从顶层模块到状态机Verilog 实现如何兼顾可读性与 FPGA 综合约束2.1 顶层模块elevator_top的接口设计与引脚绑定逻辑该工程采用清晰的分层结构elevator_top.v为唯一顶层不包含任何行为描述仅完成端口声明、子模块例化与物理引脚映射。其输入包括 50MHz 系统时钟clk_50m、全局异步复位rst_n低电平有效、4 路楼层呼叫按键call_btn[3:0]独立消抖后、轿厢内 4 路选层按键floor_btn[3:0]输出包括轿厢当前位置cur_floor[1:0]驱动 2 位 LED、目标楼层target_floor[1:0]驱动七段译码器、运行方向dirUP1/DOWN0、开门信号open_door高电平有效以及 4 路楼层到达指示灯arrive_led[3:0]。注意所有按键均经过key_debounce模块进行 20ms 同步消抖非简单延时使用两级寄存器采样计数器确认避免亚稳态传播。该模块输出已同步至clk_50m域直接接入状态机使能条件。// elevator_top.v 关键片段Quartus 18.0 可综合 module elevator_top ( input clk_50m, input rst_n, input [3:0] call_btn, input [3:0] floor_btn, output [1:0] cur_floor, output [1:0] target_floor, output dir, output open_door, output [3:0] arrive_led ); wire [1:0] cur_state; wire [1:0] next_target; wire [1:0] next_floor; wire move_en; // 消抖模块例化每个按键独立实例 key_debounce uut_key0 (.clk(clk_50m), .rst_n(rst_n), .key_in(call_btn[0]), .key_out(call_deb[0])); key_debounce uut_key1 (.clk(clk_50m), .rst_n(rst_n), .key_in(call_btn[1]), .key_out(call_deb[1])); // ... 其他按键同理 // 核心控制模块 elevator_ctrl uut_ctrl ( .clk(clk_50m), .rst_n(rst_n), .call_req(call_deb), .floor_req(floor_deb), .cur_floor(cur_floor), .target_floor(target_floor), .dir(dir), .open_door(open_door), .arrive_led(arrive_led) ); endmodule2.1.1 引脚分配必须匹配开发板硬件资源在 Quartus 中执行 Pin Planner 时必须严格对照开发板原理图例如 DE1-SoC 的 KEY0 对应 PIN_W15FPGA BANK 8ALEDG0 对应 PIN_AE14BANK 8BHEX0[6:0] 数码管段选线需绑定至 PIN_AF24PIN_AD23BANK 8B。若错误绑定至未连接的 BANK 或电压不匹配如 3.3V BANK 接 1.2V I/O编译会通过但板级无响应。本工程.qsf文件已预置完整约束关键行如下set_location_assignment PIN_W15 -to call_btn[0] set_location_assignment PIN_V16 -to call_btn[1] set_location_assignment PIN_U15 -to call_btn[2] set_location_assignment PIN_T15 -to call_btn[3] set_location_assignment PIN_AE14 -to cur_floor[0] # LEDG0 set_location_assignment PIN_AF14 -to cur_floor[1] # LEDG1 set_location_assignment PIN_AF24 -to hex_seg[0] # HEX0_a # ... 后续段码与位选线按实际原理图补全2.2 电梯状态机7 状态循环与优先级调度策略elevator_ctrl模块实现核心调度逻辑采用三段式 FSM状态寄存器次态逻辑输出逻辑状态编码为独热码state_t 3b001, 3b010, ..., 3b100降低组合逻辑复杂度。7 个状态分别为IDLE空闲等待请求、MOVE_UP向上运行中、MOVE_DOWN向下运行中、STOP_AT_FLOOR到达目标层停靠、OPEN_DOOR开门保持 2s、CLOSE_DOOR关门延时 1.5s、CHECK_NEXT检查新请求并跳转。关键设计点在于请求合并与方向优先当轿厢在 2 楼向上运行时若 3 楼有呼叫且 4 楼有内选则MOVE_UP状态持续依次响应若此时 1 楼呼叫则暂存至pending_req[3:0]寄存器待到达顶层后转入MOVE_DOWN。状态跳转条件全部基于同步时钟边沿采样无毛刺风险// elevator_ctrl.v 状态转移片段简化 always (posedge clk or negedge rst_n) begin if (!rst_n) state IDLE; else state next_state; end always (*) begin case (state) IDLE: if (|call_req | |floor_req) next_state MOVE_UP; // 初始默认向上 MOVE_UP: begin if (cur_floor 2d3 !move_up_blocked) next_state STOP_AT_FLOOR; else if (cur_floor 2d0) next_state MOVE_DOWN; // 到底自动转向 else next_state MOVE_UP; end // ... 其他状态分支 endcase end2.2.1 时序节拍生成1kHz 主控时钟与状态驻留时间为避免状态机在单一时钟周期内完成多个动作如开门→关门→启动引入tick_1k信号作为状态驻留基准。该信号由 50MHz 时钟分频得到reg [15:0] cnt_1k; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) cnt_1k 0; else if (cnt_1k 16d49999) cnt_1k 0; else cnt_1k cnt_1k 1; end assign tick_1k (cnt_1k 16d49999); // 50MHz / 50000 1kHz所有状态驻留时间均以tick_1k为单位OPEN_DOOR持续 2000 个tick_1k即 2sCLOSE_DOOR持续 1500 个tick_1k1.5s。此设计确保时间精度与 FPGA 时钟稳定性强相关无需外部定时芯片。3. Quartus 工程配置与 ModelsSim 联合仿真验证流程3.1 Quartus Prime 18.0 工程创建与综合设置新建工程时Family 必须选择Cyclone IV EDevice 选择EP4CE6F17C8对应 CoreEP4CE6 或 DE1-SoC 的 FPGA 型号。在 Settings → Compiler → General 中勾选Enable incremental compilation加速后续修改编译并在Analysis Synthesis页将 Optimization Technique 设为Balanced平衡面积与时序而非 Aggressive易导致布线拥塞。提示若使用 Quartus II 13.0/15.0需手动添加cycloneiv库路径Quartus Prime 18.0 默认支持但需确认安装时勾选了Cyclone IV device support。3.1.1 关键编译参数表确保时序收敛参数项推荐值作用说明Fitter EffortStandard Fit避免过度优化导致布线失败Timing AnalysisEnabled必开否则无法查看 setup/hold slackEDA Netlist WriterDisabled课设无需导出网表供其他工具使用Logic Options → Auto Shift Register RecognitionOff防止误将移位寄存器综合为 RAM 块Physical SynthesisOff教学工程无需物理综合编译完成后在TimeQuest Timing Analyzer中查看Report Timing重点关注Setup Slack本工程关键路径如状态机跳转加法器slack ≥ 2.1ns满足 50MHz 主频要求周期 20ns。3.2 ModelsSim 联合仿真验证状态机行为与按键响应Quartus 自带的 Simulation 工具功能有限推荐使用 ModelsSim-Altera Starter Edition随 Quartus 安装。在 Quartus 中执行Tools → Run Simulation Tool → RTL Simulation自动生成 testbench 框架。需手动补充以下内容初始化rst_n为 0持续 3 个clk_50m周期后拉高模拟真实按键时序call_btn[1]在t100us时置 1保持 20ms 后归 0监控cur_floor、target_floor、dir信号变化比对状态机波形与设计文档中的状态转移图。// testbench 关键激励ModelsSim 可运行 initial begin rst_n 0; call_btn 4b0000; floor_btn 4b0000; #100 rst_n 1; // 释放复位 #100 call_btn[1] 1; // 模拟 2 楼呼叫 #20000 call_btn[1] 0; // 按键释放 #500000 $stop; // 运行 50ms 后停止 end3.2.1 常见报错定位Quartus II cannot launch ModelSim该错误本质是 Quartus 未正确识别 ModelsSim 安装路径。解决步骤打开 Quartus → Tools → Options → EDA Tool Options在ModelSim-Altera栏填写完整路径C:\modeltech64_10.5\win64\vsim.exe根据实际安装目录调整勾选Use custom path for ModelSim-Altera重启 Quartus。若仍失败检查环境变量PATH是否包含C:\modeltech64_10.5\win64并确认 ModelsSim 版本与 Quartus 兼容10.5c 适配 Quartus Prime 18.0。4. 板级调试技巧从 LED 异常闪烁到数码管乱码的逐层排查法4.1 硬件层确认开发板供电与下载链路首先排除物理层问题DE1-SoC 板需同时接通 USB BlasterJTAG 下载与 12V 电源适配器FPGA 核心供电仅 USB 供电会导致 BANK 电压不足LED 显示微弱或数码管段码缺失。使用万用表测量 PIN_AE14LEDG0对地电压正常应为 3.3V若为 0V检查SWITCHES[0]是否拨至 ON部分板卡需手动使能 LED 电源。4.2 逻辑层利用 SignalTap II 实时抓取内部信号Quartus 内置 SignalTap II 逻辑分析仪是调试关键。添加采样信号时必须选择已布线完成的寄存器输出如cur_floor_reg、state_reg而非组合逻辑中间变量如next_state否则可能因布线延迟导致采样失真。采样深度设为 1024触发条件设为state_reg STOP_AT_FLOOR观察cur_floor_reg是否稳定在目标值、open_door是否在 2s 内拉高。注意SignalTap 占用约 200 个 LE需在编译前预留资源。若编译报错 “Exceeded device resource”临时移除 SignalTap 配置先验证基础功能。4.2.1 七段数码管显示异常的三大原因与修复现象可能原因验证与修复方法数码管全灭位选信号未驱动用万用表测 HEX0_DIG[3:0] 引脚确认有 3.3V 电平跳变检查hex_decoder模块是否例化正确显示数字错位如 1 显示为 7段码顺序接反对照原理图确认HEX0_aHEX0_g与 PCB 上 ag 引脚物理连接修改hex_decoder中seg[6:0]赋值顺序数字闪烁不定时钟分频不稳定抓取tick_1k信号确认周期严格为 1ms若抖动检查分频计数器是否溢出cnt_1k 49999判断是否准确4.3 系统层验证多请求并发下的调度正确性真实测试场景同时按下 KEY12 楼外呼、KEY23 楼外呼、SW0轿厢内选 4 楼。预期行为轿厢从 1 楼启动→停 2 楼→停 3 楼→停 4 楼→开门→关门→返回 1 楼待命。若出现跳层如 1→3→4漏掉 2说明pending_req寄存器未在CHECK_NEXT状态中正确更新若停靠后不关门检查CLOSE_DOOR状态的计时器是否被意外复位常见于rst_n信号受干扰。最终验证标准在连续 10 次不同请求组合下LED 显示楼层序列、数码管目标值、dir信号极性三者完全一致且开门/关门动作时长误差 ±50ms。本文还有配套的精品资源点击获取