LDO版图布局实战：功率管、补偿电容与稳定性优化

1. LDO版图布局为什么总在最后阶段翻车做模拟版图这些年我发现一个规律LDO这种看似简单的模块恰恰是流片后问题最多的地方之一。很多团队在电路设计阶段花大力气调环路稳定性、算PSRR到了版图阶段反而松懈下来觉得不就是个线性稳压器嘛跟着原理图把管子摆一摆、线连一连就好了。结果等芯片回来一测满载时压降异常、负载瞬态过冲超标、静态电流比仿真大了好几倍甚至在某些批次出现自激振荡——查到最后问题往往不在电路本身而是版图布局埋下的雷。LDOLow Dropout Regulator低压差线性稳压器的版图布局之所以特殊是因为它同时牵扯功率器件、高精度模拟小信号和片上补偿网络这三类特性截然不同的模块。功率管要走大电流寄生电阻直接影响Dropout电压和效率误差放大器和反馈分压网络是典型的精密模拟电路对噪声和失配极其敏感补偿电容又决定环路的稳定性任何一个寄生参数的变化都可能让相位裕度从60度掉到30度。这三个部分挤在一小块硅片上互相之间还有热耦合、衬底噪声耦合、电磁耦合布局时稍有不慎电路设计师辛辛苦苦调出来的性能指标就会毁于一旦。这篇文章我会从功率管的分段与互连、补偿电容的摆放与寄生控制、大电流走线的EM与IR-drop、ESD防护与隔离、以及实际项目中的踩坑复盘这几个维度把LDO版图布局里最常见的约束和误区挨个拆开讲。内容偏实战适合正在做LDO版图但被各种rule卡得头疼的工程师也适合想从电路设计角度理解版图约束的模拟设计师——很多时候你和版图工程师吵架吵不明白的问题本质上就是因为两边没搞懂对方的约束从哪来。2. 功率管的版图拆分大尺寸MOSFET不是简单并联2.1 版图分段与群指交错的基本逻辑LDO的功率管通常是个尺寸很大的MOSFET特别是低压差应用里为了把导通电阻压下去W/L经常做到几万微米甚至几十万微米。这么大尺寸的管子不可能画成一个整体——栅极多晶硅的电阻会大得离谱栅极信号的RC延迟会导致管子开关不均匀靠近栅极驱动端的区域先开启、远端后开启大电流瞬间冲击下局部电流密度过高长期可靠性直接出问题。所以第一步一定是把功率管拆分成多个finger、多个block然后用栅极走线把各个block并联起来。这里面有个常见的误区很多人觉得拆分后把栅极在top metal上连起来就完事了但实际上栅极多晶硅本身的方块电阻通常在5~10 ohm/sq如果只在末端连一次metal离连接点远的finger栅极电压会明显滞后。正确做法是采用栅极总线多个接入点的结构——用高层metal比如M5或M6沿着功率管阵列的方向走一条宽的栅极总线然后在每个block的中间位置分别打via下到多晶硅层相当于把栅极信号从多个点同时注入。这样栅极poly上的等效RC网络被切成多段并联整体延迟可以降一个数量级以上。拆分之后群指交错interdigitation也是个关键操作。如果功率管阵列里的每个unit cell完全独立排列那么不同区域之间的工艺梯度比如刻蚀速率差异导致的CD偏差会让各单元的阈值电压、电流能力产生系统性的不匹配这些不匹配叠加在输出电流上就会让功率管局部过热形成热点。交错排列的意义在于把不匹配的梯度方向打散让每个block的性能趋于平均。具体做法是在阵列里把unit cell按ABBAABBA的方式排列或者做成二维棋盘格结构把梯度效应从一阶变成二阶甚至更高阶的误差项从而显著降低整体失配。2.2 大电流走线的宽度计算别凭感觉画功率管的源漏金属走线宽度是版图里最容易拍脑袋决定的地方但这里其实有明确的电迁移EM和压降IR-drop约束。以典型的1A输出电流、顶层金属允许电流密度1mA/um为例最小走线宽度就是1000um——这只是EM下限。实际还要考虑IR-drop假设你允许功率管漏极到输出Pad的压降是10mV顶层金属方块电阻约0.02 ohm/sq那么对于1000um宽的走线每100um长度的电阻就是0.02 * (100/1000) 0.002 ohm1A电流下压降2mV。如果从功率管到输出Pad要走500um压降就是10mV刚好卡在临界值。所以走线要么尽量缩短要么就得加宽。但只算静态IR-drop还不够。LDO的负载瞬态响应要求在微秒级内把电流从空载拉到满载此时走线上的等效电感会产生L*di/dt的压降。假设走线寄生电感0.5nH电流变化率1A/us那瞬态压降只有0.5mV看起来不大但如果走线很长或者环路面积很大电感量会上升到几个nH瞬态跌落就不可忽略了。这也是为什么功率管的源漏走线一定要用高层metal——顶层金属离衬底远、寄生电容小同时尽量加宽来降低寄生电感本质上就是减小功率回路的阻抗。我在实际项目里常用的经验值是输出电流1A的LDO功率管漏极到Pad的顶层金属走线宽度至少取EM要求的1.5倍长度尽量控制在300um以内。如果布局空间实在紧张可以考虑把Pad放在功率管正上方或紧邻区域而不是绕一大圈走线到芯片边缘。另外一个容易忽略的点是via阵列——很多新手把金属走线画得很宽但到了需要换层的地方只打了一排via结果局部电流密度超限EM检查直接报错。多排via交错排列不仅能降低电阻还能在工艺偏差导致某个via失效时留有余量。2.3 热分布与等温线设计功率管的热分布是LDO版图里另一个容易被低估的问题。LDO的功耗等于Vin-Vout*Iout在压差比较大的应用里功率管上的功耗可能达到几百毫瓦甚至几瓦。硅片的导热系数虽然不错但局部热点会导致阈值电压漂移、迁移率下降进而引起输出电流能力下降和可靠性问题。版图层面能做的优化主要是让热源分布尽量均匀。如果功率管阵列被分成4个block不要把4个block挤在一起最好围绕输出Pad或者功率地对称分布让热量往四周扩散而不是在中间叠加。同时功率管旁边尽量少放对温度敏感的精密电阻——反馈分压电阻网络如果紧贴功率管功率管工作时的高温会让电阻值漂移输出精度直接超标。我在一个项目里遇到过反馈电阻离功率管只有50um的情况仿真里一切正常实际测试时Vout从3.3V漂到了3.42V后来把反馈网络移到芯片另一侧温度系数问题才解决。一般来说对温度敏感的模拟模块和功率管之间至少要留150um以上的间距或者加一条thermal dummy隔离。3. 补偿电容的摆放从稳定性角度的版图约束3.1 补偿电容的类型选择与数值取舍LDO的片上补偿电容通常有几种实现方式MOS电容、MIM电容金属-绝缘层-金属、MOM电容金属-氧化物-金属。三种电容的取舍直接决定版图的面积和寄生特性。MOS电容的单位面积容值最大适合需要大电容值的场合但它的缺点也很明显电容值随电压变化剧烈而且下极板是衬底会引入较大的衬底噪声耦合。对于LDO来说如果补偿电容接在误差放大器的输出节点这个节点正好是环路的敏感节点衬底噪声耦合进去会影响PSRR和输出噪声所以我不太建议在关键补偿节点用MOS电容除非面积极其紧张。MIM电容的电压系数小、匹配性好是模拟电路里的首选。但它需要额外的mask层成本会高一些。MOM电容利用金属线之间的侧壁电容不需要额外mask而且Q值高、寄生小缺点是单位面积容值比MIM低。最近几个项目我倾向于用MOM电容做LDO的主补偿因为它的寄生电阻低对环路稳定性更友好——补偿电容的等效串联电阻ESR如果太大会在环路里引入一个额外的零点处理不好会影响相位裕度。数值取舍方面LDO的补偿电容一般取几十pF到几百pF。内部补偿的LDO通常需要保证单位增益带宽UGW处的相位裕度大于45度最简单的手算方法是主极点频率由输出电容和负载电阻决定次主极点频率大致等于误差放大器的输出阻抗和补偿电容的乘积倒数。你可以先估算误差放大器输出阻抗比如10M ohm如果想让次主极点推到1MHz以上补偿电容就要小于1/(2pi10M*1M)约等于16pF。但实际中误差放大器的输出阻抗没那么高补偿电容也就能取大一些。具体数值应该以环路稳定性仿真为准但版图工程师在布局前最好了解这个数量级避免电容画得太大、面积失控。3.2 补偿电容的寄生参数如何影响环路稳定性补偿电容本身的结构决定了它一定会有寄生电阻和寄生电感——即使MOM电容的ESR不高从电容到误差放大器输出节点之间的金属连线电阻也会叠加进ESR里。这条连线的电阻如果达到几十欧姆就可能在环路里引入一个中频零点。假设补偿电容50pF、连线总电阻30 ohm零点频率就是1/(2pi50pF*30ohm)约等于106MHz看起来不影响1MHz级别的UGW但如果连线上还要过其他信号走线绕了很久寄生电阻到了几百欧姆零点频率就掉到十几MHz甚至更低这时候就要小心了。寄生电感的影响在高频段更明显。片上金属走线的寄生电感大约0.5~1nH/mm如果补偿电容离放大器输出节点比较远寄生电感和补偿电容可能在几百MHz到GHz频段谐振。对于LDO这种低频应用这个谐振频率远高于UGW的话问题不大但如果寄生参数太糟糕谐振峰可能压低环路增益的滚降斜率让噪声增益在某些频段抬升表现为输出噪声谱上的尖峰。所以补偿电容的摆放原则很明确尽可能靠近它所属的放大器输出节点连线尽量短、尽量宽。我见过一些LDO的版图补偿电容被放在功率管的另一侧中间隔了一堆走线结果仿真和实测的相位裕度差了10度以上。如果实在摆不开至少保证补偿电容到敏感节点的连线用高层metal走并且不要和其他高频信号线平行长距离走线避免串扰耦合。3.3 补偿电容与负载瞬态之间的平衡补偿电容的版图布局还会影响LDO的负载瞬态性能。补偿电容越大环路的带宽通常越低抑制负载突变的能力反而下降。但从版图角度看更大的电容意味着更长的充电/放电路径如果是通过细长的metal走线连到误差放大器输出等效RC延迟会被放大环路在瞬态时的响应速度进一步恶化。实际项目中我会在版图里为补偿电容预留星形连接的拓扑——即电容的一端直接接到误差放大器输出管附近而不是先绕到其他地方再回来。另一端接地的路径同样重要接地必须直接打到模拟地AGND的星点不能和功率地混在一起。如果补偿电容的接地端和功率管的源极共用一段走线负载电流突变时这段走线上的压降会直接调制补偿电容的端电压等效于往环路里注入一个干扰信号轻则恶化瞬态响应重则引发振荡。另外要注意的是补偿电容上方尽量不要走大电流的功率走线。大电流走线产生的交变磁场会在电容极板上感应出涡流虽然片上信号频率不高耦合能量有限但对于高精度的LDO来说这种寄生耦合体现在测试数据里就是输出噪声稍稍偏大。版图空间允许的话在功率走线和补偿电容之间加一条接地的metal shield实测能改善1~2dB的输出噪声。4. LDO版图布局的隐藏雷区ESD、隔离与衬底防护4.1 ESD器件的摆放与功率管的协同设计LDO的输出Pin必须做ESD防护这是所有IO的硬性要求。但LDO的ESD器件摆放有一个容易被忽略的约束ESD保护管的触发电压必须高于LDO正常工作的最大输出电压同时又要低于功率管栅氧的击穿电压。这个窗口如果配合不好ESD事件来临时保护管还没触发功率管先被击穿了。版图层面的协同设计主要体现在两点。第一ESD保护器件要尽量靠近Pad放置减少Pad到保护管的寄生电阻——这个电阻在ESD大电流下会产生额外压降导致保护管实际承受的电压高于设计值。第二ESD保护管到功率管栅极之间不要共用长的metal走线。如果功率管栅极被ESD大电流打到多晶硅栅的薄氧化层几伏就能击穿所以栅极必须用专门的钳位保护电路或者足够宽的走线让ESD电流泄放。我自己踩过的坑是ESD保护管和功率管共用衬底接触。当时为了省面积把ESD管的衬底接触和功率管的衬底接触放在了一起结果ESD测试时衬底电流通过共用路径注入到功率管的衬底里导致功率管的寄生BJT导通芯片闩锁保护直接失效。后来把两个衬底接触彻底分开各自单独接到衬底环上ESD等级才恢复正常。所以ESD器件和功率管在版图上一定要分家各自有独立的衬底接触和guard ring哪怕多占一点面积也值得。4.2 模拟地与功率地的分割策略LDO的版图里地线的处理比电源线更容易出问题。原理上模拟地AGND和功率地PGND应该分开走最后在某个单点连在一起避免功率电流的压降干扰模拟信号。但很多版图工程师会在这里犯两个错误一是在芯片内部直接大面积连通AGND和PGND让功率电流通过模拟地回流二是把AGND和PGND分割得太彻底导致两者之间的电位差过大敏感的模拟模块反而受到影响。比较稳妥的做法是单点星形连接——AGND和PGND各自单独走线最后在Pad附近的一个点上汇合。这个汇合点最好靠近负载电流的返回路径避免功率电流流过模拟电路的返回路径。如果LDO有独立的AGND Pin和PGND Pin那么两个地要完全独立出芯片不要在片内相连。如果只有一个GND Pin星形连接点就放在GND Pin附近让功率电流不经过任何模拟模块的接地节点。具体到版图层面我通常在AGND和PGND之间加一圈隔离沟槽深N-well或者P guard ring防止衬底电流串扰。功率管的源极接PGND误差放大器、反馈分压电阻、带隙基准的接地统统接AGND两类地平面在物理上物理分离只在星点位置用metal桥接。这样做的好处是功率地噪声再大也只会影响功率回路本身不会窜到模拟小信号里。4.3 敏感模拟模块的隔离与shieldingLDO里最敏感的模拟模块是误差放大器的输入对管和反馈分压电阻网络。这两个模块的信号幅度小、精度要求高对衬底噪声和耦合噪声都极其敏感。版图隔离的手段主要有三种深N-well隔离、guard ring包裹、以及顶层metal屏蔽。深N-well隔离是把敏感模块的整个区域用深N-well罩住再在外面加一圈接地的P guard ring。深N-well的作用是把模块和衬底的公共区域隔开减少通过衬底传输的噪声P guard ring则负责收集衬底里的少数载流子防止它们扩散到敏感区域。对于反馈分压电阻网络我还习惯在电阻上方加一层接地的metal shield防止来自功率管走线的电场耦合到高阻节点上。这里有一个很多人不知道的细节guard ring的接触孔要尽量密集不能只在外围画一个环、稀疏打几个contact就算完。因为guard ring的作用是形成低阻抗的载流子收集路径如果接触孔太稀疏等效收集电阻太大噪声还是能穿过去。我一般要求guard ring的P注入宽度至少2umcontact孔间距不超过1um这样才能保证有效的隔离效果。5. ESR与负载瞬态的工程权衡版图里看不见的决定5.1 ESR太小反而会引起振荡很多人以为电容的ESR越低越好但在LDO的输出电容选择上这个直觉是错的。LDO的环路补偿在输出级通常会引入一个ESR零点这个零点的作用是把次主极点抵消掉维持足够的相位裕度。如果输出电容的ESR太低零点频率被推到很高对相位裕度的贡献就变弱了LDO反而可能不稳定。这个效应在版图里同样存在——片上补偿电容的ESR如果被设计得过低零点频率就可能跑到UGW之外环路稳定性变差。所以电容的ESR并不是越小越好而是要落在一定的区间里。常见的做法是让ESR零点频率大约等于UGW的5到10倍这样既不会在带宽内引入相位滞后又能有效扩展带宽。版图里控制ESR的方法包括调整MOM电容的finger宽度越窄的finger电阻越高、在电容和放大器输出之间加一段poly电阻、或者故意让电容的接入走线保持一定的长宽比。这些做法本质上是设计寄生参数但前提是你得先和电路设计师沟通好目标ESR值不要自己拍脑袋。5.2 输出电容的选择约束在版图里的体现LDO的应用场景里输出电容往往不止片内补偿电容还有片外的陶瓷电容。片外电容的选择直接影响环路稳定性——陶瓷电容的ESR很低几毫欧到几十毫欧ESR零点频率很高所以LDO需要额外的内部补偿来保证稳定。这就是为什么很多LDO规格书里都会写stable with 1uF ceramic capacitor。版图布局里片外输出电容是通过bonding wire和PCB走线连接到芯片的Vout Pin的这部分寄生电感同样会影响环路。我在一个项目中遇到过这样的情况版图仿真一切正常但装到PCB上之后负载瞬态出现振铃后来发现是PCB上输出电容的走线太长寄生电感约5nH和输出电容的ESR形成了高频谐振。解决方法是优化PCB走线把片外电容尽量靠近LDO的输出Pin同时在芯片内部把Vout Pin的寄生电感也尽量降下来——比如多打几个bonding finger并联降低封装电感。这部分约束虽然有PCB协同的成分但版图阶段的决定会直接影响封装选项和封装寄生参数所以LDO版图工程师最好在设计早期就想清楚这颗芯片是打算用wire bonding封装还是flip-chip输出Pin要打几个bonding finger这些决定会影响Vout路径的总寄生电感和寄生电阻最终影响负载瞬态和稳定性表现。5.3 寄生电感与环路相位裕度一个真实仿真案例我最近做的一个LDO项目里电路设计师要求负载瞬态过冲小于50mV满载1A。原理图仿真里相位裕度有62度看起来余量充足。但版图寄生提取之后相位裕度掉到了48度——虽然还在45度的最低要求之上但负载瞬态过冲已经贴到规格边缘了。排查下来发现最大的寄生贡献不是功率管走线而是输出电容的返回路径。那版图里输出电容的接地端走了很长一段M3的细线才连到PGND星点这段线在1A瞬态电流下有明显的压降等效于在输出电容的返回路径上串了一个不小的寄生电阻和电感。反馈分压电阻采样的Vout节点又接在功率管漏极这边相当于把功率路径上的寄生压降直接叠加到了反馈信号里造成反馈电压瞬间跌落误差放大器还没来得及反应输出就已经被拉低了。后来按我前面说的方法把输出电容的接地路径改成顶层metal加宽走线并直接把采样点从功率管漏极附近挪到了输出电容的正端也就是真正要稳压的那一点。修改之后版图后仿的相位裕度回到58度负载瞬态过冲控制在40mV以内。这个案例说明LDO版图的优化往往是牵一发而动全身——你以为是在摆电容其实是在改整个功率回路的寄生分布。6. 从LDO到DC-DC版图布局思路的迁移与差异6.1 LDO版图与DC-DC版图的本质差异很多工程师在熟悉了LDO版图后转去做DC-DC开关电源的版图会发现在布局思路上有很大差异。最简单的概括是LDO是线性系统版图优化的核心是寄生电阻、电容和热分布DC-DC是开关系统版图优化的核心是寄生电感和开关噪声的控制以及高低边功率管的死区时间和di/dt管理。DC-DC功率级的版图里高低边功率管的布局直接影响开关节点SW的寄生电容和寄生电感。SW节点的电压在输入电压和地之间快速摆荡如果SW节点的寄生电容太大开关损耗就会明显增加如果SW节点的寄生电感太大开关瞬间产生的电压尖峰可能超过功率管的击穿电压。所以DC-DC的版图里SW节点往往要尽量收紧做成一个紧凑的区域同时高低边功率管要尽量靠近减小开关回路面积。6.2 功率管布局的结构性差异LDO的功率管是线性的始终处于饱和区或者线性区电流方向固定布局时主要考虑电流均匀性和散热。DC-DC的高低边功率管则是在开关状态下工作电流方向周期性切换布局时需要考虑两个功率管之间的互连电阻和寄生电容。典型做法是采用所谓的vertical power stage结构——高边管在低边管的正上方中间用一层metal连接形成SW节点这样既减小了互连电阻又减小了回路面积。另一个重要差异是驱动器的布局。DC-DC的高边管需要电平移位驱动驱动器的输出级必须放在高边管的栅极附近否则驱动器到栅极之间的寄生电阻会限制栅极的充放电速度导致开关边沿变缓、开关损耗增加。LDO虽然也有驱动级但对驱动延迟的要求远没有DC-DC那么苛刻。6.3 从LDO迁移到DC-DC时的常见误区我见过不少工程师从LDO转做DC-DC时把LDO里所有信号线都走高层metal的习惯带了进去。在LDO里高层metal走线意味着更低的电阻和更小的寄生电容基本是百利而无一害。但在DC-DC里高层metal如果被用来走SW节点或者栅极驱动信号就需要特别小心——SW节点的高频开关信号会在高层metal上形成一个巨大的电磁辐射源如果你把敏感的反馈走线也放在同一层并且平行走一段距离那串扰噪声可能大得没法用。另一个误区是过度依赖guard ring。在LDO里guard ring是隔离噪声的利器。但在DC-DC里开关噪声的频率很高guard ring如果做得不够密集实际上效果有限更重要的是从根源上减小噪声源的强度和耦合路径。比如通过合理的布局让功率回路面积最小化或者把开关节点放在芯片的角落位置让噪声往基板的方向辐射而不是往模拟区域辐射。7. 实际LDO项目复盘一次由版图布局引发的稳定性问题7.1 问题现象满载时输出振荡有一个项目让我印象特别深正好可以作为LDO版图布局问题的完整复盘案例。那是一款3.3V输出、500mA最大负载的LDO采用内部的NMOS功率管结构片上补偿电容大约30pF。第一版芯片回来后功能完全正常空载和轻载时输出电压稳定在3.3V纹波也很干净。但把负载加到400mA以上输出开始出现大约几十毫伏的振荡频率在几百kHz量级而且振荡幅度随负载电流增加而变大。第一反应是环路稳定性不够但原理图仿真显示相位裕度明明有58度。于是怀疑是版图寄生参数影响了环路提取寄生参数重新仿真确实看到相位裕度降到了40度以下说明问题确实出在版图上但具体是哪个寄生参数导致的还需要进一步定位。7.2 逐项排查从功率管到补偿电容排查的第一步是看功率管的栅极驱动路径。NMOS功率管是用电荷泵或者内部LDO供电驱动的驱动电压一般比输入电压高一些。我们检查了驱动走线的寄生电阻和电容——栅极走线从驱动级到功率管栅极大约走了200um有几十欧姆的寄生电阻和几个pF的寄生电容功耗和延迟都还能接受对稳定性不至于产生那么大的影响。第二步看功率管的源极走线。源极接的是功率地如果源极到PGND星点的寄生电阻太大负载电流流过时会产生压降这个压降通过共源极结构会反馈到栅极驱动回路形成正反馈。我们用版图提取工具量了一下源极走线确实有大约50m ohm的电阻在500mA电流下压降25mV——这确实会影响栅极驱动电压的有效值但还不足以完全解释振荡。第三步才定位到真正的根因补偿电容的接地端。我们的补偿电容接在误差放大器的输出节点上另一端接AGND。但版图里补偿电容的接地端到AGND星点是走了一段M2的细线这段线在版图提取后有大约40um的长度和80m ohm的电阻。问题在于误差放大器输出级的衬底电流和偏置电流也有一部分从这条路径回AGND导致补偿电容的接地端并不是一个稳定的交流地——它和真正的AGND之间存在一个由高频电流产生的噪声电压。这个噪声电压相当于串联在补偿电容支路里直接影响环路的传递函数后果就是相位裕度骤降。7.3 修复方案重新布局后的效果定位到根因后修复其实很简单把补偿电容的接地端直接用高层metal引到AGND星点不走细长的M2并且在这段走线旁边加一条AGND的平行走线做屏蔽。同时把误差放大器输出级的衬底接触单独接到AGND星点避免与补偿电容共用返回路径。重新布局后版图提取的相位裕度恢复到55度以上负载瞬态仿真过冲也明显减小。第二版芯片回来后满载500mA时输出完全稳定振荡消失各项指标都符合规格。这个案例再次验证了我在前面强调的观点LDO版图里地的返回路径和补偿电容的接地路径往往是最容易被忽略、又最容易出问题的地方。8. LDO版图设计中的EM/IR drop检查与常见DRC错误8.1 EM检查的详细流程和常见误区LDO版图完成之后EM/IR检查是必须过的一关。很多项目在tapeout前被EM问题卡住返工又要花好几天浪费人力还容易引入新错误。所以EM检查最好在设计过程中分阶段做不要等所有布线都完成后才开始查。EM检查的第一步是确认每条金属走线的平均电流和峰值电流。LDO里几个关键节点需要重点检查功率管的源漏走线、VDD到功率管漏极的供电走线、输出Pad的走线、以及Vout反馈网络的顶部金属走线。Node的平均电流可以从电路仿真波形里提取Peak电流则要看瞬态仿真的最大值。金属层的EM规则通常有两套一套是针对平均电流的防止金属慢慢累积损伤另一套是针对峰值电流的防止瞬间电流过大导致金属熔化或发丝断裂。几个容易踩的坑一个是via的EM检查。via的EM指标通常比同层metal更严格所以大电流路径上的via要成阵列排布并且数量要按via的EM规则来算而不是按metal宽度算。比如metal宽度要求1000um但via阵列如果只有一个方向排了20个via每个via允许100mA总能力只有2A看起来够用但加上温度和工艺偏差的降额实际可能就偏紧了。另一个是rush current。LDO在上电瞬间输出电容充电会产生一个短暂的冲击电流这个电流可能是稳态电流的几倍。如果EM检查只看稳态平均电流rush current对金属的冲击就被忽略了。比较好的做法是跑一遍带输出电容的上电仿真从波形里读出rush current的峰值再对照EM规则的峰值电流限制。第三个是温度对EM的影响。金属的EM寿命和温度成指数关系温度升高10度EM寿命大约缩短一半。LDO的功率管工作温度本来就高旁边的走线温度也会随之升高如果只用标准的常温EM规则做检查可靠性余量可能不足。我在实际项目里习惯对功率管附近的metal采用更高一档的EM规则比如把温度设成125度甚至150度来跑EM检查。8.2 IR drop检查的重点区域和容差设定IR drop检查关注的是各节点实际电压和理想电压之间的偏差。LDO版图里几个重点检查区域包括VDD到功率管漏极的电压降这直接关系到Dropout性能、AGND星点到各模拟模块的电压差这影响基准电压和反馈精度、以及功率地PGND到输出电容接地端的电压差这影响负载瞬态和稳定性。IR drop的容差设定没有统一标准取决于电路对性能的敏感度。我们的经验做法是功率路径上IR drop不超过10mV对1A输出电流就是10m ohm的等效电阻模拟小信号路径上IR drop不超过1mV带隙基准和误差放大器的电源/地电压偏差不超过几个mV。如果IR drop检查超了优先处理功率路径——因为它对性能的影响最直接而且修复的代价通常比改模拟模块更小。数值上举个例子假设LDO的Dropout指标是150mV500mA那么从VDD Pad到功率管漏极、再经过功率管到Vout Pad的整个路径的IR drop预算可能只有30mV。如果版图上VDD到功率管漏极走线占掉了20mV那么功率管本身的余量就被压缩了工艺角变化时Dropout电压容易超标。所以功率路径的IR drop分配要提前算清楚给功率管本身留够裕量。8.3 DRC规则检查中与LDO强相关的常见错误类型LDO版图在跑DRC时有一些错误类型和布局直接相关几乎每个项目都会碰到几回提前了解能省不少返工时间。最常见的错误是金属密度问题。功率管的源漏走线宽且密容易造成局部金属密度超标——DFM规则一般要求金属密度在20%到80%之间。解决办法是给金属密度过高的区域加slotting在宽金属上开缝但这也有讲究slot的方向要顺着电流方向不能横着切断了电流路径。尤其要注意功率走线宽度超过一定阈值后规则会强制要求slotting如果你画的线宽恰好卡在阈值附近最好提前在验证工具里跑一下DRC看看是否触发。第二个是高侧金属走线和低层金属走线的间距问题。LDO里功率走线用顶层金属信号走线用底层金属两层之间在垂直方向的间距通常由工艺决定不会出问题但在换层区域要检查via enclosure——via的上层金属package必须覆盖够否则接触面积不够不但EM差DRC也会报错。第三个是guard ring的完整性检查。很多DRC rule base里对guard ring有特殊要求比如ring必须完全闭合、ring里不能有其他无关的图形。模拟模块周围的guard ring如果被布线穿过打个洞DRC会报错但如果你用的验证deck里没开这个检查可能就漏掉了——所以最好在LVS里同时跑latency检查确认ring的电位确实连接正确。9. 版图工具链配置让LDO布局检查自动化9.1 PDK与验证deck的关键配置项不管用哪家工艺LDO版图都离不开PDK和验证deck的正确配置。常见的问题是PDK版本和设计工具版本不匹配导致某些层次的显示和提取有问题。比如MIM电容的层次在不同PDK版本里命名可能不一样如果版本不对LVS可能识别不出电容结构报出一堆莫名其妙的错误。验证deck的配置有几个关键项要检查一是EM规则的温度设置前面说过LDO功率管附近要按高温档检查二是IR drop分析的电流密度设置不同用途的走线需要不同的电流激励三是LVS deck里对功率管等效关系的描述——很多LDO用大尺寸MOSFETLVS deck里参数化的W/L设置如果不对可能把一个50000um宽的大管子识别成几个小管子并联虽然等效关系对但提取出的寄生参数差异很大影响后仿精度。另外不同工艺对MOM电容的建模方式不同有的用专门的MOM层次有的用metalvia自行组合。LDO版图里如果补偿电容是MOM结构LVS里必须确认电容的提取模型正确否则版图后仿的电容值可能和原理图对不上稳定性验证就失去意义了。9.2 寄生参数提取中LDO特有的精度设置寄生参数提取PEX的精度设置对LDO版图尤其重要因为LDO对寄生电阻和寄生电容都敏感但敏感的程度不同。一般来说耦合电容CC的提取精度可以适当降低因为LDO的节点阻抗普遍不低耦合电容的影响相对有限但金属走线的寄生电阻必须高精度提取尤其是功率管源漏、地回路、补偿电容路径。PEX工具的电容提取模式有RC和RCC两种RC只提取对地电容RCC同时提取耦合电容。RCC模式下提取出的netlist会大不少仿真速度也慢但LDO的敏感节点如果存在长距离并行走线还是建议用RCC模式特别是补偿电容到误差放大器输出的那一段。我们有过一次经历用RC模式做后仿相位裕度比RCC模式高了8度差点误导我们以为设计余量很足。温度的设置在PEX里同样重要。金属电阻随温度变化LDO功率管附近的走线温度可能比常温高几十度如果PEX用常温电阻率提取功率路径的IR drop在后仿里就会偏乐观。好的做法是用PEX工具的温度系数修正选项把关键路径的电阻按目标工作温度校正一次再做后仿。9.3 复用LDO版图块的利弊与注意事项很多公司会积累自己的LDO IP库下次做新项目直接复用以前的版图块。这个方法能省不少时间但也有风险。LDO的性能和外部环境密切相关——电源电压、负载电流、输出电容、封装寄生这些变了同一个版图块的稳定性边界就会变复用的时候务必重新做一遍后仿和稳定性检查。我见过一个团队复用老项目的LDO版图只是把W/L调大了1.2倍来增加输出电流结果流片后振荡。原因很简单功率管尺寸变了栅极寄生电容和驱动能力不匹配了驱动级的带宽不再和补偿网络匹配相位裕度从原来的60度掉到35度。复用一个版图块不是简单地把管子拉宽就行电路仿真必须覆盖新的参数范围。复用的时候还要注意版图块的边界处理——老版图里的guard ring和周围模块的间距到了新项目里可能被其他模块挤占了导致隔离效果变差。每次复用时我都会把LDO版图块当成一个外部IP来对待先跑一遍完整的热、EM、IR检查再决定是否适配进新的顶层布局。10. LDO版图布局中容易被忽略的电源地设计与功率管配合细节10.1 功率管附近电源地的处理细节功率管旁边的电源地处理是LDO版图里最容易被忽略的细节之一但它的影响可以说是牵一发动全身。功率管源极接功率地如果功率地在功率管附近形成细颈大电流流过时会产生明显的局部压降。这个压降看起来只有几十毫伏但如果耦合到功率管的衬底就会改变阈值电压导致功率管的输出特性偏离设计值。具体做法上功率管源极的PGND走线应该从两侧或者环形包住功率管而不是从一侧单独引出。这样做的目的是让源极电流在空间上均匀分布避免在源极的某一角形成电流集中。PGND走到功率管源极附近时要保证足够数量的接触孔——如果接触孔间距太大接触电阻会造成不均匀的电位分布等效于在源极内部串联了一些分布电阻。功率管旁边如果还有ESD器件电源地的配合更要小心。ESD事件发生时大电流会通过ESD器件流向PGND如果PGND阻抗不够低ESD电流会在PGND上产生很高的瞬时压降这可能会把功率管栅极的电位拉起来意外导通功率管造成闩锁。所以ESD器件到PGND的连接路径也要用高层metal加宽确保ESD电流的低阻抗泄放。10.2 功率管的衬底接触与保护环设计功率管的衬底接触body contact设计是决定LDO鲁棒性的关键因素之一。对于NMOS功率管衬底是P型必须要接到最低电位通常是PGND保证源衬结不会正向导通。但衬底接触的布局如果只在功率管的一端打几个contact另一端的衬底电位可能因为体电流而抬高导致局部寄生BJT开启。正确的做法是沿着功率管的整个宽度方向每隔一段距离就打一排衬底接触形成栅栏式的结构。这样可以确保整个功率管区域的衬底电位都被牢牢钳住不会出现局部的电位浮空。衬底接触的间距一般取30~50um具体取决于工艺的衬底电阻率。功率管工作电流越大衬底接触就要越密集因为大电流下的衬底体电流更大更容易造成电位梯度。保护环guard ring是衬底接触的补充。LDO里功率管的保护环有两大作用一是收集来自邻近模块的衬底少数载流子防止它们扩散到功率管区域二是阻止功率管自身的少数载流子注入到敏感的模拟模块。保护环的电位一般是地但要注意如果LDO有独立的模拟地和功率地功率管的保护环应该接PGND敏感模拟模块的guard ring接AGND两者不要混接否则会把功率地的噪声直接引导到模拟区域。10.3 功率管与驱动级之间的版图关系功率管的驱动级栅极驱动buffer和功率管之间的距离往往是LDO版图里看不见的性能杀手。栅极走线过长驱动信号在到达功率管栅极时会有延迟导致功率管的开启速度变慢负载瞬态时输出压降会更大。栅极走线过窄寄生电阻把驱动电压分掉一部分功率管的驱动能力就下降了。最理想的情况是驱动级尽可能靠近功率管的栅极甚至直接放在功率管栅极的正上方。但实际布局里驱动级往往要和其他控制逻辑放在一起离功率管比较远。折中的方案是采用分布式驱动——把驱动级的输出级拆成几个小buffer分别放在功率管栅极阵列的不同位置这样每个buffer只负责驱动一小段栅极走线局部的RC延迟就变小了。我还见过一些LDO设计在驱动级和功率管栅极之间故意串联一个小电阻用来限制栅极的充放电电流。这样做的好处是降低EMI辐射坏处是栅极充放电变慢、瞬态响应变差。如果你在设计里看到这种结构版图上一定不能把这段串联电阻就近简化掉——它的存在对EMI和稳定性的平衡很重要随便改动会影响整颗芯片的电磁兼容表现。11. 多层走线策略与信号完整性LDO版图的最后一道防线11.1 金属层分配策略LDO的版图一般会用到3到6层金属每层金属的用途分配得当能避免大量的信号完整性问题。我的习惯是顶层metalM6或者M5专门走功率路径——包括VDD到功率管漏极、功率管源极到PGND、Vout到输出Pad。这层金属厚、电阻小最适合大电流。次高层metal走中等电流的信号比如驱动级的电源、内部LDO电源、以及反馈网络的顶层连接。底层metal走小信号和局部互连——误差放大器的内部连接、反馈分压电阻之间的连接、偏置电流的走线。这样分配的好处是功率电流尽量被限制在顶层不会干扰底层模拟小信号模拟信号尽量留在自己的一层区域不会被大电流走线垂直或平行耦合。如果金属层不够用至少要把功率路径和反馈路径彻底分开不要在同一层上并行走太长的距离。11.2 反馈走线的Kelvin连接技巧LDO的反馈分压电阻采样的是输出电压这个采样点选在哪里对负载调整率和瞬态响应影响很大。如果采样点选在功率管漏极附近那么功率管漏极到输出Pad之间的寄生电阻上的压降就会被反馈环路记住输出Pad的实际电压就会偏高或偏低。正确的做法是采用Kelvin连接——从输出电容的正极独立引一条细线到反馈分压电阻的顶端这条细线不流功率电流所以上面没有IR drop采到的才是真实的输出电压。Kelvin走线在版图里要特别注意两点一是不能被功率走线上的电流磁场感应出误差电压。虽然Kelvin线本身不流电流但大电流走线旁边的交变磁场会在Kelvin线上感应出电压如果Kelvin线和大电流走线平行走了很长距离感应电压可能达到几毫伏。解决办法是让Kelvin线尽量短、尽量远离功率电流路径必要时采用屏蔽线。另一个是Kelvin线的接地端也必须接到真正的AGND星点而不是随便接在一个地节点上。11.3 高频解耦电容的放置与功率路径的关系LDO通常会有一个内部的高频解耦电容放在功率管栅极驱动电路附近或者误差放大器的电源端。这个电容的作用是给驱动级的瞬态电流提供一个低阻抗的本地电源减小电源线上的电压跌落。如果这个电容放得离驱动级太远电源线的寄生电感就会和电容形成谐振驱动级的电源噪声反而变大。版图布局时解耦电容要尽量靠近它所服务的电路模块最好直接放在模块电源端子旁边。电容的电源端和地端都要短接回各自的电源/地节点不要共用一个长的电源走线。如果解耦电容放到了功率管附近还要注意功率管的散热会不会影响电容的容值——某些电容结构的温度系数比较大高温下容值下降解耦效果就打折扣了。功率路径和这个解耦电容之间我倾向于加一小段滤波隔离——比如用一小段窄走线或者一个微型电感把功率路径的高频噪声和解耦电容隔开避免功率噪声直接灌进驱动级的电源里。虽然LDO本身的PSRR已经不低但从源头抑制噪声总比靠环路去压制来得可靠。12. LDO版图的最后检查清单与我的个人复盘12.1 流片前必查的版图项清单每次LDO版图tapeout前我都会对照一份固定的检查清单逐项过一遍这里整理出来给大家参考功率管栅极总线是否有足够数量的接入点栅极走线在版图后仿中的RC延迟是否在允许范围内功率管源漏的金属走线宽度和via数量是否满足EM规则是否考虑了温度系数功率管到输出Pad的IR drop是否在预算范围内输出Pad的bonding finger数量和封装寄生是否匹配补偿电容是否紧靠误差放大器输出节点接地路径是否走高层metal到AGND星点AGND和PGND是否严格分开走线星形连接点是否在正确位置反馈分压电阻是否远离功率管是否采用了Kelvin连接采样输出ESD器件是否靠近Pad和功率管是否共用衬底接触敏感模拟模块是否有完整的guard ringguard ring的接触孔是否密集功率路径上是否存在平行长距离的敏感走线是否需要加shielding复用老的LDO版图块时是否重新跑过全流程后仿这10项里前6项几乎每次都能发现一两个问题后面4项是提醒自己不要因为熟能生巧就跳过必要检查。12.2 关于功率管尺寸变化对版图的影响最后再聊一个我遇到很多次的情况电路设计师在版图快要完成的时候突然让把功率管W/L加大一点。对于LDO来说这个改动不是简单地把管子拉宽那么简单——栅极电容变大、驱动能力需求变高、源漏电流密度分布变化这些连锁反应会影响你之前调好的布局。遇到这种情况我的建议是不要急着改管子先问清楚三个问题要加多大的驱动能力是靠加大宽长比还是提高栅极驱动电压目标电流增加的倍率是多少如果只是小幅调整比如10%以内可能只需要增加几个finger的并联版图改动不大。但如果是倍率级别的增加就要重新评估走线宽度、EM、热分布甚至要考虑功率管的区域是否够放、是否影响周围模块的布局。提前和电路设计师沟通清楚能省掉很多返工的时间。12.3 一次侥幸通过后的教训个人体会最深的一次经历是某个项目的LDO版图第一版在所有检查项上都刚刚好通过。EM检查通过IR drop在预算内相位裕度也过了45度但我知道有几项是贴着底线走的——补偿电容的接地走线刚好够宽、AGND和PGND的间距刚好满足规则、功率管的衬底接触密度刚好达标。而且由于赶进度很多地方是按尽量少改动的原则处理的并不是按最合理的方案布局。芯片回来后常规测试全部通过但在高温高负载的极限测试里输出出现了轻微的抖动。虽然幅度在规格范围之内没有影响客户验收但这件事一直让我觉得不太安心。后来做改版时我把之前贴着底线走的地方全部改成了更稳妥的方案——补偿电容接地走线加宽了一倍、AGND和PGND刻意拉开了距离、衬底接触加密了30%。改版芯片在同样的测试条件下的表现明显扎实了输出纹波更小、高温下也更稳定。这个经历让我总结出一个原则LDO版图布局的设计余量比通过检查更重要。很多检查项的最低值只能保证功能正确但可靠性、温度和工艺角下的表现靠的是实实在在的余量。如果你发现自己的版图每一项都卡在临界线上那不是在完成设计而是在给未来的自己埋雷。所以如果你现在正在做一个LDO的版图我给你的最后建议是多花半天时间把功率管周围做一次仔细的离你远一点看的审视——检查每一条大电流路径的真实长度和宽度、每一个接地节点的回流路径、每一个敏感模块的隔离距离。这半天时间花下去可以帮你省掉未来无数个debug的夜晚。