同步Buck做POL供电：从选型到调试的完整实战解析

1. 一块板子烧了三版才知道 POL 供电没那么简单先交代一下背景。前段时间帮客户做一块通信主控板板上有一颗 FPGA、两颗 DSP、还有一串 DDR4供电轨从 5V 进来要转出 1.0V、1.8V、2.5V、3.3V电流需求从 2A 到 15A 不等。第一版设计考虑成本全部用了传统的异步降压方案结果板子一上电轻载的时候输出纹波大得离谱DSP 核心电压 1.0V 那一路在跑算法时偶尔掉电复位查了整整一周最后把示波器探头点在输出电容两端才发现问题——异步整流管在轻载下的反向恢复损耗把效率拖到只有 60% 出头发热集中在续流二极管上板子局部温度直接飙到 90 多度。后来把核心供电轨全部换成同步降压稳压器问题才彻底解决。这块板子的经历不是个例。现在的数字芯片核心电压越来越低、电流越来越大传统的异步 Buck 拓扑在低压大电流场景下已经到极限了。同步降压稳压器通过用 MOSFET 替换续流二极管把导通损耗和开关损耗都压了下来效率能做到 90% 以上这正是它在负载点POLPoint of Load供电应用中成为主流方案的根本原因。这篇文章不摆原理图公式就从一个实际项目里的选型、设计、调试经验出发把同步 Buck 做 POL 转换这件事讲透适合正在做电源设计、或者被板级供电问题折磨的硬件工程师参考。2. 同步 Buck 做 POL 转换核心优势不在拓扑本身2.1 同步整流到底解决了什么问题先回忆一下基础。传统异步 Buck 的续流回路用的是肖特基二极管电流一大二极管正向压降产生的损耗就很可观再加上二极管的反向恢复电荷在开关节点上引起的振铃和损耗频率一高效率掉得更快。同步 Buck 的做法是把续流二极管替换成一颗 MOSFET由控制器根据上下管的开关时序交替导通让电流在导通时走 MOSFET 的沟道而不是 PN 结导通压降从 0.4V 左右降到 I×Rds(on)一颗 5 毫欧的管子通 10A 电流损耗只有 0.5W而肖特基二极管同电流下损耗近 4W。差距就是这么大。打个比方异步 Buck 的续流二极管像一扇只能朝一个方向开的门电流过去总要被门槛绊一下同步整流就是两扇配合好的门谁来谁开通道顺畅得多。这个通道顺畅的意义在 POL 场景下尤其明显因为负载电流大、输出电压低输出端计算效率时分母小任何一点点损耗都会显著拉低效率数字。2.2 POL 对同步 Buck 提出了哪些具体要求POL 转换的全称是 Point of Load Conversion指电源模块尽量靠近负载芯片放置减少 PCB 走线阻抗和寄生电感带来的压降与噪声。但它不只是放近一点这么简单它有三个非常具体的电气约束。第一是负载动态变化极快。FPGA 在跑不同算法时电流能从 2A 跳到 10A变化斜率经常超过 2.5A/us这时候电源的瞬态响应能力决定芯片会不会欠压复位。同步 Buck 因为有完整的上下管主动控制环路带宽可以做得比异步方案更高对负载跳变的抑制能力更强。第二是输出电压精度要求高。现代数字芯片核心供电的容差通常是 ±3%有的甚至到 ±1.5%板级设计时还得把 PCB 走线压降算进去。要精确稳压一般需要采用远程采样Remote Sense把反馈点直接连到负载端的开尔文连接上。第三是对纹波和噪声敏感。DDR4 的 VDDQ 电源纹波要求通常控制在 50mV 以内高速 ADC 的模拟供电轨甚至要求 10mV 以内。同步 Buck 的上下管开关沿可以被驱动电路控制得更干净配合恰当的输出滤波设计才能满足这类指标。所以同步 Buck 做 POL 不是用了一个新拓扑这么简单而是整个控制策略、封装设计、保护功能都要围绕这三个约束来展开。选型时如果只看效率曲线忽略瞬态和精度指标板子做出来照样会出问题。2.3 选型时最重要的五个参数清单分享一份我常用的同步 Buck 选型清单按优先级排列输入电压范围和输出电压范围。这个决定了拓扑能不能覆盖你的供电轨比如从 5V 转 1.0V占空比只有 0.2要确认最小导通时间参数能支持这样的占空比否则轻载时输出会失控。最大输出电流和连续工作电流。重点是看器件的额定电流余量一般建议留 20% 以上余量同时注意关注 IC 封装的热阻参数同样电流下不同封装的温升差异很大。开关频率范围。频率越高外部电感电容可以做得越小但效率会下降对环路设计的要求也更高。现在很多器件支持 500kHz 到 2MHz 的同步频率方便避开敏感频段。静态电流和工作模式。如果系统有待机要求得选带 PFM/PWM 模式自动切换的轻载时静态电流能做到几十微安级别。保护功能完整度。过流保护、过温保护、软启动、Power Good、开短路保护这些不是锦上添花是必须要有的。尤其是输出短路保护没有的话一次误操作就烧一片。3. 从 5V 降到 1.0V输出 15A 的 POL 设计全过程3.1 先把系统指标定清楚我拿一个具体项目来展开输入 5V输出 1.0V/15A给一颗 FPGA 核心供电要求输出电压精度 ±2%纹波小于 30mV动态响应满足 2.5A/us 负载变化时电压跌落不超过 40mV板级空间有限器件高度不超过 3mm。这组指标看起来常规其实每一项目都要落到具体设计里。精度 ±2% 意味着反馈电阻的精度选择不能低于 1%还要考虑基准电压本身的初始精度和温漂纹波 30mV 对应的输出电容 ESR 和开关纹波电流需要算清楚动态响应 40mV 的跌落则依赖足够的输出电容和环路带宽两者是互相制约的关系。这些指标确定后才能开始选器件。我对比了几家主流厂商的同步 Buck 控制器和模块最终选了 TI 的 TPS543C20 这一档的器件——不过不同项目选型不同关键是思路一致。这里不具体绑定某一颗料而是把选型逻辑说清楚。3.2 频率选择和电感计算开关频率选 750kHz。为什么不选更高因为这个项目对效率有要求FPGA 满载 15A 时电源模块温升不能超过 40 度频率越高开关损耗越大但频率太低又会让电感体积变大板高限制 3mm 内选不到合适的磁芯。750kHz 是综合效率和体积的折中。电感值计算公式是 L (Vin - Vout) × Vout / (fsw × Vin × ΔIL)。取电感纹波电流 ΔIL 为输出电流的 30%即 4.5A代入公式L (5 - 1) × 1 / (750000 × 5 × 4.5)算出来是 0.59uH。实际选了 0.68uH 的标准电感值因为留一点余量可以让纹波更小一些代价是瞬态响应稍慢。电感饱和电流必须大于最大输出电流加上纹波电流峰值的一半也就是 15 4.5/2 17.25A考虑高温下电感饱和电流会下降 20% 左右实际选取饱和电流大于 22A 的电感。这里踩过坑第一次选了饱和电流 18A 的贴片电感常温测试没问题环境温度拉到 70 度的时候输出电流突然掉到 8A 就崩了就是电感饱和导致的。3.3 输出电容选型和数量核算输出电容的作用有两点一是吸收开关纹波电流二是提供负载跳变时的瞬态电荷。前者看 ESR 和容量后者主要看容值。纹波要求 30mV开关纹波电流约 4.5A假设使用 MLCC 电容ESR 极低可以忽略主要靠容抗吸收纹波ΔV ΔIL / (8 × fsw × Cout)。反推 Cout ≥ 4.5 / (8 × 750000 × 0.03) 25uF。看起来不大但这是理想值实际上 MLCC 在 1.0V 偏压下容量会衰减 40% 到 60%还得考虑温度影响所以实际取 6 颗 22uF/6.3V 的 0805 MLCC加起来约 132uF 额定容值偏压后实际约 60uF。瞬态响应方面负载从 2A 跳到 17A15A 的变化量如果电感电流爬升率是 Vin/L 5/0.68u 7.35A/us那么环路响应前约 2.04us 内所需的电荷全由电容提供。电压跌落 40mV 对应所需电容 C ΔI × Δt / ΔV 15 × 2.04 / 0.04 765uF。这个数字远大于纹波要求的 25uF所以瞬态才是输出电容数量的决定因素。实际测试时我发现电容多到一定程度ESR 引起的电压台阶比容值不足更明显这时要混合使用 MLCC 和少量钽电容或电解电容来兼顾 ESR 和容量。这个项目的最终方案是 10 颗 22uF MLCC 加 2 颗 100uF 钽电容。3.4 环路补偿设置的实操经验同步 Buck 的环路补偿是设计中最容易出问题的环节。很多人直接抄参考设计的参数但 PCB 布局变了、电容数量变了环路特性完全不一样照抄的环路可能不稳定。我的做法是先看数据手册里的设计工具或使用仿真模型得出初始补偿值然后实测环路增益。没有环路分析仪的情况下可以用瞬态负载测试代替用电子负载加一个方波电流观察输出波形的振铃情况。如果负载阶跃后输出电压出现明显振铃且衰减慢说明相位裕度不够需要减小补偿网络的电容或增大电阻如果电压恢复很慢、拖尾长说明带宽太低需要增大补偿电容或者增加零点频率。这个项目里我最初的补偿参数按仿真值设置带宽目标 80kHz。实测发现相位裕度只有 35 度左右按上述方法调整后把补偿网络里的 Cff 从 22pF 降到 10pF相位裕度提到 55 度瞬态跌落从 55mV 降到 38mV符合了指标要求。这个过程中反复试了四次每次调整后都做完整的负载阶跃测试记录波形再改参数没有捷径。4. 布局布线与效率实测纸上算得再好板上见真章4.1 功率回路的布局禁忌同步 Buck 的布局核心是把功率回路面积做小。功率回路包括输入电容到高边 MOS、高边 MOS 到电感、电感到输出电容、输出电容回到输入电容的地这个环路里流过的是开关电流含有大量高频分量环路面积极小辐射和振铃就越小。实操上有几个硬性要求输入电容必须紧贴 IC 的 VIN 和 PGND 引脚距离不要超过 2mmSW 节点是电压跳变最剧烈的地方走线要短粗但铜皮面积也不能太大否则会形成天线辐射反馈采样走线要远离 SW 节点和电感最好走底层并用 GND 包住输出电容尽量贴近电感和负载端。我还习惯在 SW 节点加一个 RC 吸收电路电阻 1 到 2 欧姆电容 470pF 到 1nF接在 SW 与 PGND 之间。这个网络能显著抑制高频振铃虽然会增加一点点损耗但对降低 EMI 非常有帮助。特别是布局受限、SW 走线较长时这个吸收电路几乎是必需品。4.2 远程采样怎么接才算对POL 场景下输出电压低、电流大PCB 走线的电阻不能忽视。1 盎司铜厚、1 毫米宽的走线长度 5cm电阻大约有 2.5 毫欧15A 电流下压降 37.5mV已经超过 ±2% 的允差范围了。解决这个问题有两种办法一是把输出采样点直接连到负载引脚附近让芯片补偿掉走线压降二是加宽加粗功率走线降低走线电阻。远程采样要注意的是采样线必须走开尔文连接方式即采样线单独走线不共用功率走线在负载端连接到采样点上。而且采样线要细这样即使有噪声耦合影响也较小。我习惯在采样线的远端加一个小 RC 滤波电阻 10 欧姆、电容 100pF 左右滤掉高频噪声防止反馈受到干扰。一个易犯的错误是采样点选在负载端的去耦电容上但电容有 ESR 和 ESL负载瞬变时采样点电压会叠加电容本身的充放电波动导致反馈判断不准。正确的采样点是负载芯片电源引脚正下方的过孔阵列中心或者至少选在靠近引脚、远离去耦大电容的位置。4.3 效率实测数据与热成像分析板子打样回来后我做了完整的效率测试。输入 5V输出 1.0V从 1A 到 15A 逐步加载实测效率曲线如下1A 负载PFM 模式下效率约 82%5A 负载效率约 88%10A 负载效率约 90%15A 满载效率约 89.5%满载时总损耗约 1.75W其中电感铜损约占 0.4W上下管导通损耗约 0.6W开关损耗约 0.35W控制电路静态损耗约 0.2W其余是走线和吸收电路的损耗。热成像显示最高温度点在电感上约 78 度IC 本身温度 72 度完全在允许范围内。这个结果与仿真预测比较接近。最让我意外的一点是 5A 到 15A 区间效率几乎持平说明电感损耗和导通损耗被效率曲线右移的开关损耗摊薄了整体设计余量合理。如果把频率降到 500kHz满载效率还能再高约 1 个百分点但瞬态响应会变差在 POL 场景下我宁可牺牲一个点效率来换动态性能。4.4 上电时序和软启动的处理多路 POL 供电的系统里上电时序经常被忽略但它非常关键。FPGA 通常要求内核电压先于 IO 电压上电或者两者同时上电否则 IO 引脚可能处于不确定状态导致芯片闩锁损坏。TPS543C20 这类带 Enable 引脚和 Power Good 输出的器件可以很方便地级联做时序控制。做法是把前一级的 Power Good 信号通过电阻分压接后一级的 Enable 引脚或者直接用 GPIO 控制 Enable 时序在软件里按顺序启用各路输出。软启动时间设置也要注意。多路 POL 同时上电时如果每路的软启动都很快输入电源会瞬间承受很大的浪涌电流可能导致输入电压跌落。一般建议把各路软启动时间错开前后间隔 1ms 到 5ms或者统一设置 3ms 以上的软启动时间。这个项目里四路输出我分别设置了 2ms、3ms、4ms、5ms 的软启动上电瞬间输入电流峰值控制在 18A 以内。5. 调试中踩过的坑SW 振铃、输出过冲、电流保护误触发5.1 SW 节点振铃抑制的两种方案对比示波器一挂上 SW 节点几乎必然看到开关沿上的高频振铃频率通常在 100MHz 到 300MHz 之间这是因为上下管寄生电容和 PCB 寄生电感形成了 LC 谐振。振铃不仅产生 EMI还会通过驱动电路耦合到控制信号引起误动作。抑制振铃有两种主流方案。一种是在 SW 节点对 PGND 加 RC 吸收这是最常见的做法设计简单且效果好。RC 参数的选择有个经验公式R 取振铃特征阻抗的 1 到 2 倍C 取 SW 节点寄生电容的 2 到 4 倍。对于这个项目SW 节点寄生电容估算约 200pF所以 R 取 1 欧姆、C 取 470pF实测振铃幅度从 2.8V 降到 1.2V效果非常明显。另一种方案是降低栅极驱动电阻即增加栅极驱动路径的电阻让 MOSFET 开关变慢。这个方案会增加开关损耗但可以减少振铃辐射。在实际应用中如果 EMI 测试超标且吸收电路效果不够我会考虑用可调驱动强度的器件比如 TPS543C20 就有不同驱动强度的配置脚可以通过配置选择更慢的开关速度来权衡振铃和效率。5.2 输出过冲软启动时间和预偏置启动的坑上电瞬间输出过冲是个常见的坑。表现为输出电压超过设定值后慢慢回落严重时超过负载芯片的绝对最大额定值直接烧芯片。原因通常是软启动时间太短、输出电容充电电流过大或者环路在启动阶段快速饱和导致过冲。解决方法是延长软启动时间或者把启动时的参考电压爬升改为分段式。另一个容易忽略的情况是负载端有大电容上电瞬间电容充电电流很大如果输入源带载能力不足输入电压会先跌落再回升在环路作用下产生过冲。预偏置启动Pre-Bias Start-Up是另一个隐藏问题。如果 POL 模块的输出在使能之前已经被其它电源预充到某个电压同步 Buck 启动时会把输出电容放电到零再重新拉到设定值这个放电过程会产生负向过冲可能损坏负载。应对方案是选择带预偏置启动功能的器件或确保各路之间的控制逻辑不允许输出被外部预充电。我在调试这个项目时没有遇到这个问题但查阅资料时发现这个问题很常见提醒大家注意。5.3 过流保护误触发的三种原因排查调试过程中遇到过三次输出电流保护误触发每次原因都不同值得分享一下。第一次是电感饱和导致的过流误报。环境温度升高后电感感值下降纹波电流变大峰值电流超过过流保护阈值保护被触发。排查方法是看 SW 节点波形如果电感电流斜坡变陡说明感值下降明显需要更换饱和电流更大的电感。第二次是输出电容 ESR 过大负载瞬变时输出纹波电压幅度超过过流比较器的脱扣延迟时间设置引起保护误触发。这个问题的特征是误触发只发生在负载阶跃时稳态时一切正常。解决方法是增大输出电容、降低 ESR或者调整过流保护的消隐时间。第三次是布局导致的地弹噪声耦合到电流采样引脚让采样信号叠加了高频噪声偶发越过保护阈值。这个最难排查最后是通过对比正常板和故障板的 SW 波形发现故障板振铃明显更大定位到是输入电容离 IC 太远导致寄生电感过大。重新布局后故障消失。这个排查过程给我的收获是遇到保护误触发不能只看保护功能本身要从电气工作状态反推结合波形去定位根因而不是简单地把保护阈值调高掩盖问题。6. 写在最后的个人建议同步 Buck 做 POL 转换设计流程上我建议按SOR 指标先行、选型与计算同步、布局优先于调试、实测修正设计的节奏推进。指标一定先理清尤其是负载动态范围、输出电压精度、纹波要求这三项它们决定了器件选型方向和输出滤波器的基本参数。选型时不要只看效率和电流要综合考虑封装热阻、开关频率范围、保护功能完整度、供应链稳定性。布局阶段多花时间仔细规划功率回路和采样走线比后期反复调试省力得多。调试阶段一定要备好示波器和电子负载学会用 SW 节点波形和负载阶跃响应判断环路状态不要盲目调补偿参数。遇到问题时先从波形出发定位不要急着怀疑器件本身。最后分享一个经验大多数 POL 供电问题的根子都在布局不合格和环路不稳定两件事上。把这两件事做对项目基本就成功了一大半。我做完这个 5V 转 1.0V 同步 Buck POL 项目后把总结的布局规范和补偿调参方法做成了团队内部检查清单后续同类项目直接按清单执行出问题概率明显下降。希望这篇分享对你也有同样的参考价值。