低噪声高PSRR LDO设计全攻略：从原理到实测一次讲透

做LDO这么多年“Ultra-Low Noise, Ultra-High PSRR”这组形容词一直是规格书上的重头戏也是不少硬件工程师选型时最纠结的地方。电源噪声和电源抑制比这两个指标直接决定了射频前端、音频Codec、高速ADC/DAC这些敏感负载的最终性能。很多朋友拿着手册对比了半天最后焊上去实测还是翻车问题往往就出在没搞懂低噪声和PSRR背后的设计逻辑。这篇就以一个低噪声、高PSRR LDO的设计项目为线索把LDO工作原理、噪声来源、PSRR提升手段、环路补偿、外围选型、实测方法到踩坑经验一次讲透给做电源设计和硬件开发的朋友一份能直接抄作业的参考。1. 项目切入点为什么大家都在追超低噪声和超高PSRR1.1 从一颗“安静”的电源说起做硬件这些年我越来越觉得电源设计是整个系统里“细节决定成败”的典型。数字电路对电源噪声的容忍度高一些但一到模拟前端、RF收发链路、音频放大或者高精度基准源电源线上的一点纹波和随机噪声都会直接耦合到信号通路里变成底噪抬升、信噪比恶化、甚至误码率升高。这个项目的核心目标很明确设计一款超低噪声、超高PSRR的LDO用来给像PLL、VCO、高性能ADC/DAC这类“挑剔”的负载供电。所谓超低噪声一般指输出噪声密度在10Hz到100kHz频段内做到很低的水平比如几nV/√Hz甚至更低。而超高PSRR则要求LDO在宽频带内能强力抑制输入端的纹波和扰动尤其是那些DCDC开关噪声成分。简单说一个合格的“安静LDO”既要自己不发杂音也要能把外面的脏东西挡在外面。1.2 这个项目到底要解决什么问题芯片级LDO设计的难点不在于“能稳压”而在于“稳压的同时保持干净”。从带隙基准到误差放大器再到功率管每一级都会注入噪声从输入到输出每一段寄生路径都在给PSRR拆台。设计工作要同时兼顾静态功耗、压差、稳定性、瞬态响应和噪声抑制本质上是一场多维度的权衡。尤其需要提醒的是市面上很多标着“Low Noise”的LDO实测低频频段的噪声确实漂亮但PSRR在高频段掉得很快。而真正难做的是让这两个指标在宽频带内同时在线。这个项目就是把这两条主线并行推进最后用完整的实测数据来验证设计目标。适合遇到类似选型难题的硬件工程师以及正在做模拟IC设计的同学参考。2. 噪声和PSRR两个容易搞混的概念2.1 噪声的本质来源LDO输出噪声主要可以从两个层次理解一是内部电路自身产生的随机噪声包括热噪声、闪烁噪声1/f噪声和散粒噪声二是外围电路和外部环境耦合进来的干扰。很多人只盯着“Noise”那一栏参数忽视了器件内部噪声到底从哪来导致选型时被数字迷惑。先说热噪声。电阻、MOS管沟道都会产生热噪声噪声功率与绝对温度成正比和频率无关是白噪声。误差放大器输入管、反馈分压电阻、基准源的内部电阻都是热噪声贡献大户。闪烁噪声则集中在低频段与频率成反比主要在带隙基准和误差放大器的前级产生这也是为什么很多低噪声LDO的低频噪声曲线是“翘起来”的。散粒噪声在双极型器件里比较明显MOS工艺下相对弱一些。在超低噪声设计中处理噪声的思路有几个方向增大输入管面积和跨导来压低等效输入噪声降低分压电阻阻值来减少热噪声或者用斩波稳零、修调技术来消除失调和1/f噪声。但每一条路都有代价尺寸变大、功耗上升、工艺复杂度增加设计时要根据目标指标做平衡。2.2 PSRR到底是什么和噪声有什么区别PSRR全称Power Supply Rejection Ratio衡量的是电源输入端到输出端的“扰动抑制能力”单位是dB。数值越大说明输出端对输入端纹波的衰减能力越强。比如一个LDO在1kHz处PSRR为80dB意味着输入端1V的纹波传到输出端只剩0.1mV衰减了10000倍。PSRR和噪声的定义经常被人混在一起。简单区分噪声是LDO“自己制造”的干扰哪怕输入电源完全干净它也依然存在PSRR是LDO对外部干扰的“免疫力”。一个优秀的LDO两者都要好——如果噪声低但PSRR差外部DCDC的开关毛刺照样会穿透到输出如果PSRR高但噪声大那输出端就算没有外部干扰自己也在往外“喷”杂讯。PSRR的频率特性也值得展开讲。低频段几百Hz以内LDO的PSRR主要由环路增益决定开环增益越高低频PSRR越高。中频段环路增益开始下降PSRR随之回落这时候反馈路径上的电容、功率管的栅极寄生都会影响曲线形态。高频段几MHz以上电源纹波可以绕过环路直接通过功率管的寄生电容或者引线电感耦合到输出端PSRR会迅速劣化。这也是很多LDO手册里PSRR曲线在10MHz以后“抬头”的原因。2.3 一个容易忽略的关联基准源噪声对PSRR的影响很多人以为PSRR只跟运放环路有关漏掉了基准源这条路径。带隙基准的输出是接在误差放大器参考端口的如果基准源本身对输入电源的抑制能力不足输入端的纹波会通过基准源内部路径直接污染参考电压进而被误差放大器放大到输出端。所以在高PSRR设计中基准源自身也必须具备足够的电源抑制能力或者加一级预稳压来隔离。我在实际项目里吃过这个亏第一阶段设计时基准源选了个低功耗的简易结构仿真时PSRR在中低频段确实有80dB以上但上电实测发现电源纹波很容易从基准端“漏”进来低频PSRR被拉低了将近20dB。后来加了预稳压管问题才解决。这提醒我PSRR是整个链路的综合指标不是只靠误差放大器一家的功劳。3. 电路架构选型与设计思路3.1 常见LDO架构横向对比先大致梳理一下常见LDO架构的优缺点方便后面设计思路展开。架构静态功耗噪声PSRR稳定性应用场景普通PMOS LDO低~中中中依赖ESR和输出电容通用电源NMOS LDO源随器中~高低高较好音频、射频敏感电路数字LDO低中中与数字控制有关SoC、DVFS场景带预稳压的LDO高低高较好超低噪声、高PSRR需求3.2 为什么这次选NMOS源随输出这个项目最终用了NMOS源随器结构核心原因就是它在PSRR和噪声两个维度上天然有优势。NMOS作为源极跟随器输出输出节点是从源端取出沟道的屏蔽作用比PMOS共源结构要好电源端到输出端的直接耦合路径更短高频PSRR更容易做高。代价也很明显NMOS源随器需要额外的栅极驱动电压因为栅极必须比源极高出至少一个VGS这就意味着压差Dropout Voltage通常比PMOS LDO大或者需要额外的电荷泵/内部负压产生电路来辅助驱动。对输出压差要求苛刻的场景这种结构就不太合适。做这个选择时我算过一笔账负载电流最大200mA输出1.8V输入范围2.5V到4.2V。如果用PMOS结构的LDO压差可以做到200mV以内满载时输入只需2.0V就能维持输出但中高频PSRR做到75dB以上难度很高。用NMOS源随器压差要到350mV左右输入2.2V时勉强支持但PSRR在中频段能做到85dB以上低频段可以超过100dB。对于这个项目优先保噪声和PSRR的定位后者的收益远大于压差的损失。3.3 前置预稳压与低噪声基准的组合既然目标是超低噪声和超高PSRR单靠主环路的努力还不够。项目里加入了前置预稳压器专门给带隙基准和误差放大器供电。预稳压器本身是一个简易的低压差LDO带宽不需要太高关键是能把输入端的低频纹波先抑制掉一部分这样基准源和误差放大器看到的是一个相对干净的“内部电源轨”。预稳压的输出噪声会直接注入基准和误差放大器的电源端所以这个预稳压器本身也必须做低噪声处理不能随便搭一个简单的源随器了事。我用的方案是预稳压器的误差放大器采用大尺寸输入对管加片内滤波电容配合一个高质量的片外旁路电容把内部电源轨的高频阻抗压到很低的水平。这个思路在ADI和TI的高端LDO产品里也能看到比如用外部旁路电容配合内部低通滤波来处理基准噪声。实际设计时要注意预稳压器的静态电流不能超标否则整体静态功耗会膨胀这个项目原定目标是45μA以内的静态电流预稳压器占了差不多10μA。3.4 提高PSRR的几种典型手段PSRR的提升路径总结下来有五条提高环路增益、优化功率管结构、增加电源纹波前馈抵消、隔离基准源、外围滤波配合。第一提高环路增益主要靠误差放大器的增益增益越高低频PSRR越好。但增益做高会牺牲带宽和稳定性和瞬态响应是矛盾的。第二优化功率管结构比如用NMOS源随器替代PMOS共源减少电源到输出的直通路径。第三纹波前馈抵消是一种高级技巧通过电容把电源纹波以适当相位注入到误差放大器的某个节点形成“反向抵消”可以有效拓宽PSRR的带宽。这个技巧对版图匹配和相位控制要求极高民用芯片里很少用主要是高端产品在用。第四隔离基准源就是上面提到的预稳压方案。第五外围滤波配合主要指输入端的RC/LC滤波以及输出端电容的选择虽然不在片内但作用不可忽视。4. 关键模块设计与参数计算4.1 带隙基准的低噪声设计带隙基准是整个LDO的“定海神针”基准噪声直接决定输出噪声的底限。设计目标是10Hz到100kHz频段内等效输出噪声密度不超过5nV/√Hz。带隙基准的噪声主要来自几个方面运放的输入噪声、两个晶体管VBE差值的噪声、以及偏置电阻的热噪声。常用的低噪声措施包括输入对管采用大尺寸PMOS工作在大电流密度区因为MOS管的等效输入噪声电压与跨导成反比电流大了跨导就大运放的负载电阻用有源负载替代减少电阻热噪声基准输出端加一个低通滤波器把高频噪声“洗”掉滤波器的截止频率设在几十kHz到几百kHz之间具体值要看噪声带宽和启动时间的平衡。这里有个实用的经验值带隙基准的输出噪声在低频段基本由运放的1/f噪声主导高频段由电阻热噪声主导。如果想快速估算一个基准的噪声水平可以先用这个公式做初步判断再结合仿真确认。仿真时噪声分析要看等效输入噪声而不是输出噪声因为输出节点的噪声经过运放放大后会掩盖真实噪声来源。4.2 误差放大器设计要点误差放大器是LDO环路的“大脑”它的增益决定了直流精度和低频PSRR它的带宽决定了瞬态响应和中频PSRR。项目里误差放大器的核心设计指标是直流开环增益在80dB以上单位增益带宽在3MHz左右相位裕度在60度以上。设计误差放大器时我把输入对管设成了large-size PMOS差分对偏置电流15μA这样可以兼顾噪声和输入共模范围。有源负载用电流镜结构输出级采用cascode结构来拉高输出阻抗从而获得高增益。cascode结构会增加输出节点的高频极点所以后续要用米勒补偿来搬移极点。一个容易踩的坑是输入对管的共模范围。误差放大器的输入参考电压来自带隙基准输出反馈电压接近输出目标值。如果输入共模电压不在设计范围内误差放大器可能进入非线性区增益暴跌PSRR随之劣化。设计时要仔细检查输入共模范围尤其当输出目标电压低于1.2V时反馈电压可能接近0V这时候要用到轨到轨输入结构或电平移位。4.3 功率管的选择与尺寸估算功率管决定了LDO的驱动能力和压差。这个项目负载电流200mA最大压差350mV意味着满载时功率管的导通电阻不能超过1.75Ω。如果考虑封装和走线电阻芯片内部功率管导通电阻要预留余量我按1.2Ω设计。PMOS功率管的导通电阻公式为Rds_on 1 / (μp * Cox * W/L * (Vgs - Vth))粗略计算需要的大致尺寸。假设μp*Cox 50μA/V²Vgs - Vth在满驱动时为0.5V目标Rds_on为1.2Ω那么W/L约为1 / (50e-6 * 0.5 * 1.2) ≈ 33000。这个W/L相当大版图上会占不少面积而且栅极电容会很大。如果直接把这个大尺寸PMOS接在误差放大器输出端栅极电容会形成主极点附近的低频极点严重压缩环路带宽所以必须加入中间驱动级。功率管栅极电容通常在几十pF级别直接驱动的话误差放大器的输出阻抗和栅极电容形成的极点可能在几百kHz这会吃掉相位裕度。处理办法是加入一个源随器或共源放大器作为缓冲把误差放大器的输出阻抗“隔离”开让主极点落在误差放大器输出节点次极点推到功率管栅极更高频的位置。4.4 米勒补偿与稳定性设计LDO稳定性问题本质是负反馈系统在多个极点下的相位裕度管理。常见的LDO环路里存在三个高阻节点误差放大器输出节点、功率管栅极节点、输出节点。如果这三个极点的频率靠得很近不加补偿就会振荡。项目里用了标准的两级米勒补偿误差放大器作为第一级功率管驱动级作为第二级在两级之间跨接一个米勒电容。米勒电容的作用是把第一级输出极点向低频推向更低的频率主极点同时把第二级输出极点推向高频极点分裂效应从而形成一个“低频主极点高频次极点”的系统相位裕度就能拉回来。米勒电容的取值要根据单位增益带宽来算。环路单位增益带宽大约为 gm1 / Cc其中gm1是第一级跨导。假设gm1为200μA/V目标带宽3MHz那么Cc约为200μA/V / (2π * 3MHz) ≈ 10.6pF。实际取值我会在仿真时扫描从8pF到15pF看相位裕度和瞬态响应的平衡。还有一个关键点LDO的输出极点随负载电流变化。轻载时输出电容和负载电阻形成的主极点很低重载时升高。如果输出极点在轻载时比米勒主极点还低稳定性就会出问题。所以很多LDO会加动态偏置或者输出极点跟踪电路让功率管的跨导随负载变化保证全负载范围内稳定。这个项目在轻载时给功率管加了一个最小偏置电流避免跨导过低导致输出极点太靠近原点的风险。注意仿真LDO稳定性时一定不要只看典型负载工况。轻载、中等负载、重载、容性负载从0到2.2μF都要扫一遍。我遇到过一次轻载10μA时相位裕度掉到30度的情况就是输出级极点随负载变化落入了危险区域。5. 版图设计与外围器件选型实战5.1 版图布局的关键考量芯片设计里噪声和PSRR不只是电路问题版图布局同样决定成败。项目里用到了几个关键措施模拟电源和输出走线单独隔离避免功率回流路径与敏感控制电路共享功率管阵列分布在芯片边缘远离输入对管和基准电路功率管的衬底接法也做了隔离防止衬底噪声耦合进基准和误差放大器。屏蔽和减耦也是版图重要手段。敏感信号线两侧加屏蔽地线减少串扰偏置电流源和基准电路周围加一圈衬底接触孔降低衬底耦合大电流走线的宽度和过孔数量要保证足够避免电流密度过高导致金属电迁移问题。还有一个容易被忽视的细节Power管栅极的驱动走线要尽量短而宽不然栅极寄生电阻会和栅极电容形成RC延迟影响高频PSRR。5.2 输入输出电容的选择对PSRR的影响外围的输入输出电容对LDO的实际PSRR影响巨大很多时候芯片数据手册里的PSRR曲线是在特定的输入输出电容条件下测出来的直接照搬容易被数据“骗”了。输出电容的ESL和ESR是高频PSRR的天敌。实测中发现同一个LDO芯片在输出端用X7R陶瓷电容10MHz处的PSRR能比用钽电容好10dB以上因为钽电容的ESR更大等效串联阻抗在高频段无法有效旁路输出噪声。所以我强烈建议对高PSRR需求的应用输出电容优先选X7R或C0G陶瓷电容尽量避开ESR较大的电解和钽电容。输入电容的作用同样重要它负责在输入端形成一个低阻抗源降低输入走线电感带来的谐振尖峰这个尖峰会恶化高频PSRR。5.3 VDDA和VDD共用一个LDO的问题热搜词里有人问“VDDA和VDD用一个LDO吗”这个问题很有代表性。VDDA是模拟电源VDD是数字电源两者如果在芯片外部共用一个LDO数字电路的开关噪声会通过共同的电源阻抗耦合到模拟部分。具体来说数字负载的动态电流会在LDO的输出阻抗和走线阻抗上产生压降这个压降直接就成了模拟电源上的噪声源。正确的做法是模拟和数字电源分别用独立的LDO供电至少也要用磁珠或足够的RC滤波在靠近负载端做隔离。如果功耗限制只能用一个LDO那么LDO输出端要分成两个分支靠近模拟负载的走线要单独引出在模拟负载附近再加一个低ESR的瓷片电容和磁珠构成滤波网络。另外两个电源分支的地也要注意单点接地还是分割地要根据具体PCB层叠决定这是避免地弹耦合的关键。5.4 关于“LDO上并联的二极管”的讨论热词里提到的“ldo上并联的二极管”这个在应用层其实是讨论负载突然变化时的问题。当负载从大电流突降到接近零LDO的输出电压会由于环路来不及响应而瞬间过冲输出电容上储存的能量无处释放。并联在输出端到地之间的二极管通常用肖特基或者并联在输入输出之间的二极管用于反向放电保护可以给多余能量一个泄放通道防止输出电压尖峰击穿负载。芯片设计层面输出到地的ESD保护二极管本身就有类似功能但它的钳位电压较高不足以在过冲时有效泄放。所以在外围加一个低正向压降的肖特基二极管作为输出-to-地保护是实用技巧。不过要注意这个二极管的反向漏电流会直接影响轻载精度和输出静态功耗选型时不能只看正向压降漏电流参数也要关注。6. 实测方法与问题排查实录6.1 如何测出可信的PSRR数据PSRR的测试是这项目里最有门槛的部分。一个干净的LDO输出上可能才1.8V你要在上面叠加一个几十mV的交流纹波再在输出端测量它对纹波的衰减程度测量系统本身的底噪和探头的接地方式稍微不注意数据就没法看。我的测试方案是用网络分析仪配合功率注入器Power Injector来做。网络分析仪的Port 1输出扫频信号通过功率注入器耦合到LDO输入端Port 2接在LDO输出端用高阻探头测量输出端的残留纹波。关键是功率注入器的带宽要足够不然高频信号被注入器自身衰减测出来PSRR虚高。另一个细节是探头接地。我踩过的坑是使用长接地夹10MHz以上频率时接地夹的寄生电感与探头电容形成谐振测出来的噪声和纹波完全失真。正确的做法是使用接地弹簧Tip-to-Barrel把探头的接地环直接压在输出电容的地焊盘上寄生电感降到最小。提示测PSRR时输入端的纹波幅值不要太大一般10mV到50mV RMS就够了。太大可能让LDO进入非线性区域测出来的PSRR比真实值差太小又会被测量系统底噪淹没。20mV到30mV是个比较可靠的折中。6.2 输出噪声测试的注意事项输出噪声测试要用低噪声示波器或频谱仪加低噪声LNA前置放大。频谱仪的本底噪声一般在-140dBm/Hz左右如果目标噪声密度在5nV/√Hz以下折算成功率大约是-143dBm/Hz比仪器本底噪声还低必须靠LNA提灵敏度。实测噪声时要区分“真实输出噪声”和“测量系统噪声”。简单做法是先把探头接到一个干净的金属地测一遍底噪再接到LDO输出对比两者的差值。如果差值小于10dB说明测量系统自身的噪声已经污染了结果需要换更灵敏的LNA或改善接地。这个检查步骤每换一个测试条件都要做一遍别偷懒。另外噪声测试要在LDO处于实际工作模式进行即带负载、接输入电压不能只是空载点测。因为空载时LDO可能处于不连续工作状态某些内部偏置电路的工作点不同测出来的噪声和实际带载场景差异很大。6.3 常见问题与排查技巧速查表现象可能原因排查方向低频PSRR实测远低于手册基准源被输入纹波污染检查基准供电是否有预稳压外部旁路电容是否漏焊高频PSRR实测突然恶化探头接地不良或输出电容ESL过大换接地弹簧改用低ESL陶瓷电容输出噪声在高频段抬升测量系统底噪污染检查LNA底噪和屏蔽对比接地底噪LDO轻载时振荡输出级极点过低相位裕度不够增加最小输出电流或调整米勒电容瞬态响应有振铃带宽过宽或相位裕度不足减小米勒电容或调整输出电容值上电时输出过冲严重软启动电路未触发或启动电流过大检查参考电压建立时间与软启动时间匹配实际项目里还遇到过一个“幽灵故障”芯片低频PSRR指标一切都好但在特定负载电流下约20mA附近PSRR曲线出现一个奇怪的鼓包。后来追了半天发现是偏置电路在这个电流附近进入了工作区间切换导致内部节点阻抗发生剧烈变化。这个问题在纯仿真里几乎不会暴露因为仿真模型的偏置电路切换点设置得很理想真实硅片上的不匹配和温漂会把切换点“抹开”形成一个临界区。解决办法是在偏置电路设计时加入滞回比较器避免临界区的抖动。6.4 一次上电启动失败的排查过程这个项目在初版芯片测试时遇到一个让人头疼的问题上电后输出电压不是平滑上升而是有一个先冲到2.0V再跌回1.8V的过冲幅度超过10%这已经超出了多数负载的允许范围。起初怀疑是软启动电路没做好但检查后发现软启动时间设置得并不短。后来在示波器上观察误差放大器的参考电压波形发现带隙基准的启动稳定时间比设计值长了近一倍。原因是基准电路的启动电流太小不足以在目标时间内完成对片内大电容的充放电。而参考电压在建立过程中不断地从0V爬到目标值误差放大器一直在满摆幅输出导致功率管栅极被快速拉低输出电容被瞬间充电形成过冲。排查完顺手给基准启动电路加了一个“kick”电流启动瞬间注入一小段脉冲电流加速建立等输出电压稳定后再关断。第二次流片后这个过冲问题就消失了。7. 从设计到落地的几点个人体会经常有人问我低噪声高PSRR的LDO到底难在哪。我的回答一直是一句话难在把你想象的“理想器件”变成真实硅片上可复现的性能。仿真里所有参数都可以调到“恰好正确”但到了实际版图、实际工艺、实际温度下寄生无处不在偏差无处不在设计者的功力就是用冗余和对策把这些“意外”盖掉。关于PSRR做这行久了有个很深的感受很多工程师把PSRR当成一个“查手册就能定”的静态参数但实际系统中PSRR是随负载、随输入电压、随温度、随频率都变化的动态特性。选型时看得再仔细也不如亲手测一遍来得踏实。最后再分享一个小技巧如果你在做板级设计而不是芯片设计想快速验证某颗低噪声LDO在不同输入输出电容下的PSRR表现不需要昂贵的网络分析仪用一台普通信号发生器和示波器就能在低频段100kHz以内做粗略对比。把一个几十mV的正弦纹波叠到LDO输入端用示波器的数学运算功能对比输入和输出的纹波幅值就能直观看到不同电容组合下PSRR的相对变化。这个方法虽然精度有限但用来做外围选型对比、验证规律已经足够了。