IC Design RTL skills and Harness Engineering of agentic EDA

Harness Engineering目前公开社区里还没有专门以路由器/通信芯片设计为主题的 Agent SkillSKILL.md 格式开源项目——这个细分方向还是空白但有三类可替代的资源通信/互连方向的 RTL 参考设计 通用 RTL skill 全流程 agentic EDA 框架。以下分类列出。一、路由器 / 通信芯片方向可作 skill 素材的开源 RTL 项目这些是成熟的路由器/片上网络 RTL 开源实现非常适合作为通信芯片 skill的参考设计库reference RTL项目说明anan-cn/Open-Source-Network-on-Chip-Router-RTL斯坦福大学 CVA 组的参数化 NoC 路由器 RTL附验证 testbench学术引用广泛taichi-ishitani/tnocSystemVerilog NoC 路由器/Fabric2D mesh、XY 路由、虫孔虚通道流控支持 AMBA AXI4 总线协议bsc-loca/ProNoCFPGA 优化的 NoC 平台支持 Mesh/Torus/Ring/Fattree 等拓扑、确定性/自适应路由、QoS、SMART 单周期旁路附 Verilator 仿真器和 GUIagalimberti/NoCRouter2D mesh NoC 互连模块虫孔交换多虚通道接口解耦设计规范适合学习路由器微架构mohasnik/Network-On-Chip4x4 mesh NoC 完整 SystemVerilog 设计含 buffer、路由单元、交换分配器、路由器逐模块测试二、RTL 方向的 Agent Skill 开源项目SKILL.md 格式这些是直接可装到 Claude Code / Kimi 等 agent 里的 skill按完整度排序全流程流水线类最成熟bjwanneng/veriflow-ccVeriFlow-CC— 目前功能最全的 RTL skill 流水线spec→golden model→RTL 生成→lint→仿真iverilog/cocotb→形式验证SymbiYosys→综合评分Yosys含跨项目 bug 模式知识库、corner case 生成、覆盖率分析和自我改进回路拆成 5 个子 agent 协作phamcuong21478/rtl-skills— 从一页 IP 需求文档出发的完整流架构varch→设计vdesign→填充vfill→Vivado 综合→自检 testbench→回归→调试→文档每个环节一个独立 SKILL.mdariklapid/asic-superpowers— 基于 Superpowers 框架的 ASIC 插件强调证据优先RTL/DV/物理设计三套审查清单timing、SDC/MMMC、congestion、ECO、signoff厂商中立的 EDA 工具链画像生成 自检类bjwanneng/verilog-generator— 自然语言生成可综合 Verilog-2005 模块内置改编自 lowRISC 的 27 节编码规范 14 项自检清单含 AXI 握手正确性、CDC 同步器检查、latch 推断检查Eriemon/verilog-generator— Verilog-2001 RTL 生成 skill特色是生成前强制预览确认接口/时序/WaveDrom 行为图支持审查、修复、加注释等模式Verilog Lint Skill— 把 Verilator语义 Verible风格双 linter 接入 write→lint→fix 闭环内置无错 SystemVerilog 参考模式同步复位 FF、参数化 FSM 等验证类lhx66/RTL-Auto-sim-verify-skills— RTL 自动仿真-分析-修改闭环 skill中英双语版本层级倒推定位 Top Module、强制设计意图确认、TB 自检插桩SVA 断言 监控标签以仿真日志收敛为成功判据pxf0797/agent-verify-skill— 基于芯片验证方法论的断言式验证框架7 条命令、6 种断言类型、三级 LLM 评判器Fzhiyu1/chipforge-plugin— FPGA 开发 skillIcarus Verilog 仿真、VCD 波形转 WaveJSON 可视化、信号关系知识图谱三、Agentic EDA 框架skill 之上的一层TONGJI-EDA-LAB/RTL-CLAW— 同济大学 港中文合作的 AI 智能体驱动 IC 设计框架OpenClaw 插件形态RTL 分析分割、Partition-Opt-Merge 优化、TB 生成、Yosys 综合目前面向 ASAP7nm规划接入 OpenROAD 后端ShenShan123/r2g-skills— 面向 OpenROAD 的 RTL-to-GDS skill 初始版本sjrai007/spec-to-gds— 基于 Claude Code 的自主 RTL-to-GDS 智能体规格输入直接产出验证后的 GDSIIduck-rtl / xenon— 前者是专为 AI 编码 agent 设计的确定性 RTL 构建验证循环低幻觉后者是 Markdown 芯片规格→布线完成硅设计的 agentic 硅编译器结论如果目标是自建一个路由器/通信芯片设计 skill最现实的路径是以veriflow-cc或rtl-skills为骨架它们的多阶段流水线 子 agent 架构最成熟把tnoc / ProNoC / 斯坦福 NoC Router的代码作为 reference RTL 库注入参考 veriflow-cc 里reference_kb.py的做法——按类型匹配检索参考 RTL再补充 AXI4/AXI-Stream 握手、虚通道流控、路由算法这些通信领域专用的设计规则文档。需要的话我可以帮你把这个 skill 的框架搭出来或者把上面这份清单整理成一份带评星的 Markdown 文档。2. ic Design agentIC design 方向的 agent 这两年非常多可以按设计流程分层来看。2025 年 12 月有一篇很好的综述The Dawn of Agentic EDATsientang Institute/ZJU把这类工作系统梳理了一遍下面的分类也参考了它的框架 。一、前端RTL 生成与修复 Agent最成熟的一层项目特点开源MAGEUCSD首个开源多智能体 RTL 生成系统TB 生成 / RTL 生成 / Judge / Debug 四个 agent 协作高温采样 Verilog 状态检查点验证VerilogEval-Human v2 上功能正确率 95.7%比 Claude-3.5 高 23.3%github.com/stable-lab/MAGEVerilogCoderNVIDIA图规划 AST 波形回溯的自主 Verilog 编码 agent语义级非仅语法级修复开源RTLFixerNVIDIA专门修 RTL 语法错误检索编译错误样例 ReAct 提示修复 VerilogEval-Human 中 98% 以上的编译失败开源Spec2RTL-AgentPDF 规格 → 计划 → Verilog 的理解-规划-编码多步推理 agent部分开源AutoChip规格 编译器反馈闭环生成编译反馈使生成成本降 89.6%、成功率升 5.8%开源Chip-ChatNYU首个对话式设计并实际流片的案例——100 轮对话生成 8 位微处理器 RTLSkyWater 130nm tape-out但依赖人工读日志开源二、验证与调试 Agent占设计周期 60%增长最快SaarthiLLM 解析英文规格 → 自动制定验证计划 → 调用形式验证工具跑断言VeriMaAS把形式验证的反例 trace 翻译成自然语言给 agent看pass rate 比标准微调高 7%SANGAM神经符号方法用蒙特卡洛树搜索探索时序算子空间生成断言应对商业 LLM 生成断言 63% 语义错误率的问题FVDebug因果图驱动的反向推理调试 agent定位验证失败根因DRC-Coder多模态 agent 生成和调试 DRC 规则 deck标准单元基准上 F1 满分三、后端物理设计 Agent项目特点开源ORFS-AgentUCSD/ABKGroupLLM 驱动的 OpenROAD 流程自动调参并行调度 25 个 ORFS 运行、读 METRICS2.1 日志、迭代改 config.mk/SDC比贝叶斯优化少用 40% 迭代线长和有效时钟周期改善 13%支持 ASAP7/Sky130HD × IBEX/JPEG/AESgithub.com/ABKGroup/ORFS-AgentCodeNotCanvas多 agent 协商生成 Tcl 约束脚本优化后端—REvolution进化式 agent维护设计种群迭代做 Refactor/FusionRTLLM 上功耗降 24.5%、pass rate 升 24%—OpenROAD-agent愿景OpenROAD 社区正在推进的方向能理解/修改/扩展 OpenROAD 组件par/gpl/dpl/rsz 等的领域 agent对标 Devin 式的长时程编码 agent规划中四、全流程编排 AgentRTL → GDSIIChatEDACUHKLLM 控制器 AutoMage微调模型性能超 GPT-4做任务规划 脚本生成调用 EDA 工具完成 RTL→GDSII附 50 任务评测集 ChatEDA-Bench → github.com/zewei/ChatEDAv1RTL-CLAW同济港中文OpenClaw 插件形态的 IC 设计框架上轮已详列spec-to-gdsClaude Code 驱动的自主 RTL-to-GDS 智能体跨阶段闭环前沿方向agent 读后端时序/拥塞报告 → 定位逻辑级根因 → 自动改 RTL 插流水级形成RTL→GDSII→RTL自改进回路五、商业 / 产业级 AgentNVIDIA ChipNeMo领域适配基础模型 MARCO 多 agent 芯片设计框架Synopsys DSO.ai / Cadence CerebrusEDA 三巨头的强化学习/agentic 设计空间探索产品Synopsys 还有 AgentEngineer 路线图Cadence 有 AgentStackSiemens 推 Questa One Agentic Toolkit选型建议想直接用/改开源 agent前端选MAGE多 agent 分工 checkpoint 验证机制值得借鉴后端选ORFS-Agent和 OpenROAD 生态绑定最深、配置化最好全流程选ChatEDA想系统研究这个领域读那篇综述The Dawn of Agentic EDAarXiv: 2512.23189它把 frontend/backend/security/基础设施的问题和 L4 自主设计路线图都讲了结合上一问的路由器/通信芯片 skill目标MAGE 的 testbench 生成 judge debug 四角色架构配上 NoC 参考 RTL 库是目前最可行的组合需要的话我可以把其中某个 agent 的架构详细拆解或者整理成一份对比文档。ADDR3. RTL-to-GDS 全流程 IC 设计智能体 · 设计方案版本v0.1设计文档形态独立 Python agent 框架设计方法论Harness Engineering —— 思路驱动而非架构先行1. 设计哲学四条思路如何成为约束本设计不先画架构图而是先确立四条 harness 思路在本项目中的具体含义所有模块都是对这些思路的回答。#思路本项目中的落地形式1上下文即预算每个推理步只注入当前阶段决策所需的最小信息集。EDA 工具输出永远先经结构化摘要再进上下文原始日志落盘不进 prompt2递减式 Agent逻辑要薄资产要厚prompt 模板、角色话术、流程编排代码尽量少且可抛弃测试集、EDA 工具封装、日志解析器、参考 RTL 库、评测脚本长期沉淀3行为 模型 × harness 联合调优不预设LLM 应该自主到什么程度而是用评测集实测每个决策点先给最小自主权失败率高的环节再回收为确定性代码4没有银弹逐环节针对性设计RTL 生成、仿真修复、综合优化、PnR 修复四类任务的 harness 结构各不相同不套用统一的多 agent 角色模板由此得出的核心架构原则一层薄编排 一组厚资产 若干按需激活的任务 harness。不存在一个总管 agent从头到尾驱动流程流程推进由确定性的状态机负责LLM 只在被证明有优势的决策点上出场。2. 总体分层┌─────────────────────────────────────────────────────────┐ │ L3 编排层薄确定性代码 │ │ FlowStateMachine阶段推进、失败路由、人工断点 │ ├─────────────────────────────────────────────────────────┤ │ L2 任务 Harness 层中半确定性 │ │ 每个决策点一个独立 harness上下文装配 → LLM 调用 → 结果校验 │ │ · RTLEditHarness · SimDebugHarness │ │ · SynthOptHarness · PnRFixHarness · ConstraintHarness │ ├─────────────────────────────────────────────────────────┤ │ L1 资产层厚纯确定性随时间增值 │ │ · EDA 工具封装Yosys / OpenROAD / ORFS / iverilog / │ │ Verilator / SymbiYosys / cocotb │ │ · 日志结构化解析器METRICS2.1、仿真日志、lint 报告 │ │ · 设计状态存储DesignState代码指标历史 的快照链 │ │ · 参考 RTL 库 编码规范 Bug 模式知识库 │ │ · 评测集与回归脚本 │ ├─────────────────────────────────────────────────────────┤ │ L0 模型层可替换 │ │ LLM 抽象接口生成/修复/摘要/判断 四类调用签名 │ └─────────────────────────────────────────────────────────┘关键判断L3 用状态机而非 agentic 规划器。RTL→GDS 的阶段顺序规格→RTL→lint→仿真→形式验证→综合→PnR→signoff是工程常识让 LLM 去规划这个顺序只引入不确定性。状态机负责走到哪一步LLM 负责这一步怎么做。这是对思路 3 的直接应用把已被工程实践解决的问题从模型的自由度中拿走。L2 是全部智能所在但每个 harness 独立、可单独评测、可单独替换——坏掉的 PnRFixHarness 不影响 SimDebugHarness。L1 是护城河。参考 MAGE 的经验其长期价值不在多 agent 话术而在 testbench 生成器与状态检查点机制参考 ORFS-Agent其价值在 METRICS 解析与并行 ORFS 调度脚本。本项目把这些全部归到资产层。3. 数据基石DesignState 与上下文装配3.1 DesignState资产层核心整个流程围绕一个不可变快照链运转每个快照包含dataclassclassDesignState:state_id:str# 哈希由内容决定parent_id:str|None# 指向前驱形成可追溯链stage:Stage# SPEC / RTL / LINT / SIM / FORMAL / SYNTH / PNR / SIGNOFFartifacts:ArtifactRef# RTL 源码、TB、SDC、config.mk、netlist、DEF/GDS 的磁盘路径metrics:Metrics# 结构化指标见下diff_summary:str# 与父快照的机器生成差异摘要 500 tokentool_versions:dict# 工具版本钉死保证可复现作用有三检查点回滚借鉴 MAGE 的 checkpoint 验证机制——任何一次 LLM 修改都生成新快照验证不通过则丢弃分支从最近绿色快照重试模型永远不在损坏的状态上叠加错误。上下文装配的原料harness 从快照链中按需取料见 3.2而不是把整段历史塞进上下文。评测与归因每次指标退化都能定位到具体快照与具体 harness 调用。3.2 各阶段的上下文预算表思路 1 的量化落地决策点注入上下文的内容显式不注入预算上限RTL 生成规格切片当前模块 接口契约 编码规范相关条目 检索到的参考 RTL≤1 个模块其他模块源码、历史对话8K token仿真修复失败测试的结构化摘要信号名/期望/实际/时间戳 相关 RTL 片段 最近 diff完整 VCD、完整日志6K tokenlint/形式验证修复告警聚类后的 top-N 条目同类合并 对应代码行原始全量报告4K token综合优化QoR 指标表WNS/TNS/面积/功耗 时序最差 top-10 路径摘要 上次改动与指标 delta完整网表、完整时序报告6K tokenPnR 修复METRICS2.1 摘要 拥塞/DRC 违例聚类 当前 config 参数集完整 log、版图数据5K token规则任何超过预算的信息必须先经过 L1 的解析器压缩解析器不会压缩的信息类型默认不进入上下文。原始数据一律落盘harness 只在上下文里放文件路径 摘要需要深入时由 LLM 显式发起读文件片段的工具调用带行范围参数防全文回灌。4. 五个任务 Harness 的针对性设计思路 44.1 RTLEditHarness规格 → RTL模式单 agent 工具闭环不搞多角色对话。流程规格切片 → 生成接口定义先 stub→ 用户/评测器确认接口 → 生成实现 → 立即跑 lint 编译。关键设计先契约后实现。接口端口、位宽、握手协议单独成一步产出并校验避免实现阶段的接口漂移——这是 RTL 生成失败的最大来源。参考 RTL 检索走 L1 知识库按模块类型FIFO / FSM / AXI slave / 仲裁器…匹配检索命中才注入不命中不凑数。检索质量是资产检索策略是逻辑——后者保持简单。生成结果必须过可编译 无 latch 无阻塞赋值混用等确定性门禁才允许进入仿真阶段。门禁是代码不是 prompt 里的请注意。4.2 SimDebugHarness仿真失败 → RTL/TB 修复模式修复环最多 N 轮默认 5每轮一个 DesignState 分支。流程测试失败 → L1 解析器提取失败签名哪个测试、哪个信号、期望 vs 实际、首个违例时间点→ 装配上下文 → LLM 产出假设 补丁→ 应用补丁 → 重跑失败测试不是全量→ 通过后回归全量。关键设计强制假设先行LLM 输出格式为hypothesis → evidence → patch无假设的补丁直接拒绝。这让失败轮次也产生可学习的结构化记录喂给 Bug 模式知识库。TB 与 RTL 同修但分开归因解析器先判断失败更可能在 TB 还是 DUT例如 TB 自身超时 vs 断言违例把判断逻辑写成确定性启发式拿不准才问模型。每轮只重跑失败用例是上下文预算与迭代速度的双重优化全量回归只在轮次收敛时做一次。4.3 SynthOptHarness综合 QoR 优化模式迭代优化环对标 ORFS-Agent 但前移到综合层。流程Yosys 综合 → QoR 摘要 → LLM 从预定义动作集中选择改约束 / 重构 RTL 局部 / 调整综合策略→ 执行 → 比较指标 delta → 保留或回滚。关键设计动作集封闭LLM 不自由改任何东西只能从枚举动作中选并填参数如insert_pipeline(module, signal)、set_max_fanout(n)。封闭动作集把优化从开放生成变成选择参数化大幅降低幻觉面——这是思路 3 的典型操作自由度按实测失败率逐步放开而不是一次给足。指标 delta 进上下文每次迭代注入上次动作 → 指标变化让模型做有依据的趋势判断。4.4 PnRFixHarness布局布线修复模式复用 ORFS-Agent 已验证的结构——并行采样 报告驱动修改。流程ORFS 运行 → METRICS2.1 DRC/拥塞聚类 → LLM 读摘要改 config.mk / SDC → 并行发起 K 个候选运行 → 取最优快照。关键设计并行采样调度、指标比较、最优选取全部是确定性代码L1/L3LLM 只做读报告、提参数修改这一件事。跨层回退通道当连续 K 轮 PnR 修复无效拥塞/时序根因在逻辑结构harness 抛出结构化异常EscalateToRTL(root_cause_summary)状态机路由回 RTLEditHarness——这就是RTL→GDSII→RTL自改进闭环的实现方式它是一个显式的状态机转移不是 agent 间的自由对话。4.5 ConstraintHarnessSDC / 时序约束生成与维护模式独立小 harness因为约束错误会污染所有下游指标。从设计规格 时钟域标注生成 SDC 草案 → 用确定性检查器时钟是否都有定义、false path 是否有依据、CDC 路径是否覆盖做静态校验 → 通过后才允许进入综合。5. 编排层状态机与失败路由SPEC ──→ RTL ──→ LINT ──→ SIM ──→ FORMAL ──→ SYNTH ──→ PNR ──→ SIGNOFF ↑ │ │ │ │ │ └────────┴───────┴────────┴──────────┴─────────┘ 所有失败路由都回到携带根因摘要的显式转移阶段推进条件全部用确定性门禁表达编译通过、测试全绿、DRC0、WNS≥0…LLM 无权宣布本阶段完成。成功判据写在代码里是思路 1/3 的交汇把判断权从上下文里拿出来放进资产。每个阶段记录重试次数与根因分布超过阈值默认 3 次同根因失败自动停下并输出结构化诊断报告交人处理。harness 的职责之一是知道何时不该再让模型试。人工断点可配置默认在接口契约确认和signoff 前两处必停其余全自动。6. 评测体系与框架同生共长没有评测的 harness 改进是玄学。评测设施属于 L1 资产第一天就建。层内容基线单元基准VerilogEval-Human / RTLLM 子集测 RTLEditHarness 与 SimDebugHarness 的 pass1、平均修复轮数公开排行榜数据流程基准5–8 个开源设计IBEX、PICORV32、若干 OpenCores 通信模块端到端跑通率 最终 PPA首次运行自建基线回归评测每次改动 harness 逻辑prompt / 装配策略 / 门禁后必须重跑单元基准 1 个流程基准CI 强制归因指标各阶段失败根因分布、LLM 调用 token 成本 / 成功设计周度报表7. 技术选型位置选择理由语言Python 3.11EDA 生态绑定最全ORFS、cocotb、解析库仿真iverilog cocotb开源/ Verilator大型设计免费可 CIVerilator 支撑 lint 高速仿真形式验证SymbiYosys sby开源链路完整综合Yosys 未来接商用工具适配层开源、脚本化成熟PnROpenROAD-flow-scriptsORFS指标规范METRICS2.1最适合 agent 消费ORFS-Agent 已验证PDKSkyWater 130nm 起步 → ASAP7教程与参考配置最多LLM 接口抽象四类签名generate / patch / summarize / judge后端可插拔模型层必须可替换思路 2模型迭代不应冲击资产存储文件系统 JSON 快照清单暂不引入数据库资产层先保持零运维8. 路线图里程碑内容验收标准M1 · 资产地基2–3 周EDA 工具封装、日志解析器、DesignState 存储、评测集接入用脚本无 LLM把 PICORV32 从 RTL 跑到 GDS全流程指标入库存快照M2 · 单点 harness3–4 周SimDebugHarness RTLEditHarness 确定性门禁VerilogEval 子集 pass1 达标修复环在注入 bug 的参考设计上收敛率 70%M3 · 后端闭环3–4 周SynthOptHarness PnRFixHarness 跨层回退通道一个通信类设计UART/SPI 桥端到端自动跑通PPA 不劣于手工 ORFS 基线 10%M4 · 联合调优持续按归因报表调整各 harness 自主权沉淀 Bug 模式库月度回归同基准 token 成本下降且通过率不降9. 明确不做的事不做多 agent 角色扮演编排“架构师 agent 与验证 agent 对话”。阶段内多角色讨论的收益未经评测证实成本确定。不让 LLM 直接操作 EDA 工具的交互模式。所有工具调用走 L1 封装的批处理接口输出一律经解析器。不追求 Day-1 全流程全自动。M1 先证明纯脚本链路可复现再逐点引入 LLM——每一步引入都由评测数据批准。不把 prompt 当资产精修。prompt 随模型换代会重写真正要精修的是解析器、门禁和评测集。